【課題】オン抵抗の低減や耐圧の向上が図れる半導体装置を提供する。
【解決手段】第１の絶縁層と、第１の絶縁層の上に設けられた半導体層と、半導体層に選択的に設けられた第１の半導体領域と、第１の半導体領域に対して離間して半導体層に選択的に設けられた第２の半導体領域と、第１の半導体領域に接して設けられた第１の主電極と、第２の半導体領域に接して設けられた第２の主電極と、半導体層の上に設けられた第２の絶縁層と、半導体層における第１の半導体領域と第２の半導体領域との間の部分の上方の第２の絶縁層中に設けられた第１の導電材と、第１の導電材に対向する部分の半導体層に設けられたトレンチ内に設けられ、第１の導電材に接し、かつ前記第１の絶縁層に達する第２の導電材とを備えている。 （もっと読む）

【課題】高い終端耐圧が得られる半導体装置を提供する。
【解決手段】素子領域及びこの素子領域の外側の終端領域における第１の第１導電型半導体層の主面上に設けられた第２の第１導電型半導体層と、第１の第１導電型半導体層の主面に対して略平行な横方向に第２の第１導電型半導体層と共に周期的配列構造を形成する第３の第２導電型半導体層と、終端領域における第２の第１導電型半導体層及び第３の第２導電型半導体層の上に設けられたフィールド絶縁膜と、フィールド絶縁膜上に設けられ第２の主電極もしくは制御電極に接続されたフィールドプレート電極と、絶縁膜を介在させてフィールドプレート電極に一部が重なって、フィールドプレート電極よりも外側のフィールド絶縁膜上に設けられ、電位が浮遊したフローティングフィールドプレート電極とを備えている。 （もっと読む）

【課題】
ＦＬＲ構造を有する半導体装置において、特性変動のばらつきの小さい半導体装置を提供する。
【解決手段】
半導体基板７に形成されたＮベース領域９と、半導体基板７の第１主面側において、半導体基板７に形成されたＰウェル領域Ｐ（０）と、半導体基板７の第１主面側において、Ｐウェル領域を囲むように形成された複数のＰリング領域Ｐ（１）〜Ｐ（ｎ）と、半導体基板７の第１主面側において、Ｐリング領域を囲むように形成されたＮストッパ領域ＳＲと、半導体基板の第１主面の上において、隣り合うＰリング領域の間に設けられた（酸化膜２と、酸化膜２の上に配置されたポリシリコン３と、Ｐリング領域及びポリシリコン３に電気的接続されるように配置されたアルミニウム４と、半導体基板７の第１主面とは反対側の第２主面に設けられた電極１１、とを備える。 （もっと読む）

【課題】より高い破壊電圧およびより低いオン抵抗を含み、高周波数において十分に機能するパワースイッチングデバイスを提供する。
【解決手段】多重フィールドプレートトランジスタが、活性領域、ならびにソース、ドレイン、およびゲートを含む。第１のスペーサ層が、活性領域の上方でソースとゲートの間にあり、第２のスペーサ層が、活性領域の上方でドレインとゲートの間にある。第１のスペーサ層上の第１のフィールドプレート、及び第２のスペーサ層上の第２のフィールドプレートが、ゲートに接続される。第３のスペーサ層が、第１のスペーサ層、第２のスペーサ層、第１のフィールドプレート、ゲート、および第２のフィールドプレート上にあり、第３のフィールドプレートが、第３のスペーサ層上にあり、ソースに接続される。 （もっと読む）

【課題】不揮発性記憶素子は同一ホール内に多層膜を埋め込むので微細化や高速化が難しい。また、多層膜の埋め込みに特化したプロセスやプロセス条件が必要となる。
【解決手段】半導体プロセスと親和性のあるプロセスを用いて、層間絶縁膜２３と層間絶縁膜２５のそれぞれを貫通したコンタクトホール内に下部電極２７と上部電極２８を形成し、可変抵抗膜２４を上記両電極で挟み込むことで記憶部２９を形成する。この記憶部２９は低誘電率の層間絶縁膜で周りを取り囲まれている。さらに、本発明のクロスポイント型の不揮発性記憶素子２０は、素子構造上ＣＭＯＳプロセス等との親和性もよいので、集積化と高速化に適している。 （もっと読む）

本発明のＭＯＳトランジスタ（１）は、ゲート電極（１０）、チャネル領域（４）、ドレインコンタクト領域（６）、および、前記チャネル領域（４）と前記ドレインコンタクト領域（６）とを相互に接続するドレイン拡張領域（７）を具える。前記ＭＯＳトランジスタ（１）は、前記ドレイン拡張領域（７）の上方に延在するシールド層（１１）をさらに具える。このシールド層（１１）と前記ドレイン拡張領域（７）との間の距離は、前記ゲート電極（１０）から前記ドレインコンタクト領域（６）へ向かう方向に増加する。このような方法で、前記ＭＯＳトランジスタ（１）の横方向破壊電圧は、ＭＯＳトランジスタが基地局アプリケーションにおいて用いられるものよりも高い供給電圧のためのブロードキャストアプリケーションの耐久性要求を満足することができるレベルまで増加する。
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【課題】ＳＯＩ基板を用いることなく、絶縁体上に配置された電界効果型トランジスタ下にバックゲート電極を形成する。
【解決手段】半導体基板１１上に第１半導体層１２および第２半導体層１３を形成した後、第１半導体層１２をエッチング除去することで半導体基板１１と第２半導体層１３との間に空洞部２０を形成し、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０内の上下面に絶縁膜２１を形成してから、空洞部２０内に埋め込み導電体層３０を形成する。 （もっと読む）

【課題】 リソグラフィー技術の限界以上に微細化した配線構造を持つ集積回路装置製造
方法の提供。
【解決手段】 複数の下地電極配線１３が形成された下地表面上に絶縁体膜１２を形成する工程と、絶縁体膜１２に、下地電極配線１３と交差する複数の溝２５を形成して下地表面を露出させる工程と、溝中に下地電極配線１３に電気接続する複数の素子１１を形成する工程と、下地電極配線に電位を付与しつつカーボンナノチューブからなる配線３０を溝中に化学気相成長により形成することを特徴とする集積回路装置の製造方法。 （もっと読む）

【課題】 ＬＯＣＯＳオフセット構造を採らなくても、トランジスタの耐圧が高い半導体装置の提供を提供する。
【解決手段】 ＭＯＳトランジスタ１００のゲート電極１１とドレインプラグ１７との間のシリコン基板１上に、絶縁膜７を介して電界集中緩和用のスポットプラグ１９が設けられており、このスポットプラグ１９は、ゲート電極２１の上方まで延ばされたソース電極２１に接続している。このような構成であれば、ゲート電極１１下とドレイン領域５との境界部分は、スポットプラグの影響を受けて電界集中が緩和され、その勾配が緩やかになる。 （もっと読む）

誘電領域を覆う記憶素子層を形成する工程を含む磁気エレクトロニクス素子を覆う導電層への接触方法。第１導電層（２６）が記憶素子層（１８）を覆うように成長する。第１誘電層（２８）が第１導電層（２６）を覆うように成長し、第１マスキング層（２８）を形成するためにパターン化およびエッチング処理される。第１マスキング層（２８）を用いて第１導電層（２６）がエッチング処理される。第２誘電層（３６）が第１マスキング層（２８）及び誘電領域を覆うように成長する。第１マスキング層（２８）を露出させるために第２誘電層（３６）の一部が除去される。第１マスキング層（２８）が第２誘電層（３６）に比べて早い速度でエッチング処理されるように、第２誘電層（３６）及び第１マスキング層（２８）が化学エッチング処理される。このエッチング処理により第１導電層（２６）が露出する。
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【課題】製造工程が簡単であり、高い耐圧保持機能を有する耐圧構造を備えた炭化珪素半導体装置を提供する。
【解決手段】ｎ^＋ 型の炭化珪素からなる炭化珪素基板領域１１と、炭化珪素基板領域１１の上に形成されたｎ⁻型のカソード領域１２と、カソード領域１２における炭化珪素基板領域１１との接合界面に対向する一主面に接しているアノード電極１３と、炭化珪素基板領域１１の裏面に形成されたカソード電極１４と、アノード電極１３の外周に接し、且つ環状をなすように配置されたエッジ保護領域１６と、アノード電極１３並びにエッジ保護領域１６と同心円状に、且つ互いに接しないように環状に配置された複数の電界緩和領域１７とが形成されている。 （もっと読む）