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Fターム[4M104DD10]の内容

Fターム[4M104DD10]に分類される特許

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【課題】高電圧動作時においても電流コラプス現象を十分に抑制し、高耐圧及び高出力を実現する信頼性の高い化合物半導体装置を得る。
【解決手段】HEMTは、化合物半導体層2と、開口を有し、化合物半導体層2上を覆う保護膜と、開口を埋め込み、化合物半導体層2上に乗り上げる形状のゲート電極7とを有しており、保護膜は、酸素非含有の下層絶縁膜5と、酸素含有の上層絶縁膜6との積層構造を有しており、開口は、下層絶縁膜5に形成された第1の開口5aと、上層絶縁膜6に形成された第1の開口5aよりも幅広の第2の開口6aとが連通してなる。 (もっと読む)


【課題】電極と化合物半導体層との界面に電極材料が到達することを抑止し、ゲート特性の劣化を防止した信頼性の高い高耐圧の化合物半導体装置を提供する。
【解決手段】化合物半導体積層構造2と、化合物半導体積層構造2上に形成され、貫通口6aを有するパッシベーション膜6と、貫通口6aを埋め込むようにパッシベーション膜6上に形成されたゲート電極7とを有しており、ゲート電極7は、相異なる結晶配列の結晶粒界101が形成されており、結晶粒界101の起点が貫通口6aから離間したパッシベーション膜6の平坦面上に位置する。 (もっと読む)


【課題】本発明は、フィールドプレート構造を絶縁膜の開口中心に対してばらつきなく形成できる半導体装置の製造方法を提供することを目的とする。
【解決手段】本願の発明にかかる半導体装置の製造方法は、半導体層の表面に絶縁膜を形成する工程と、該絶縁膜の表面に開口を有するレジストを形成する工程と、該レジストと架橋反応するパターンシュリンク剤を該レジストに付着させ、該レジストの内周に硬化層を形成する工程と、該レジスト及び該硬化層をマスクとして該絶縁膜をエッチングする工程と、該硬化層を除去する工程と、該半導体層、該絶縁膜、及び該レジストの表面に金属層を形成する工程と、リフトオフ法により該レジスト及び該レジストの表面の該金属層を除去する工程と、を備えたことを特徴とする。 (もっと読む)


【課題】ゲート電極と第1のコンタクトプラグとが接触する接触幅を充分に確保する。
【解決手段】半導体基板10の上に、エッチングストッパー膜17、第1の層間絶縁膜18及び第2の層間絶縁膜19を順次形成する。次に、第1,第2の層間絶縁膜18,19を貫通し、且つ、エッチングストッパー膜17を露出する第1のホール23を形成する。次に、酸素ガスを含むプラズマを用いたプラズマ処理により、第2の層間絶縁膜19における第1のホール23の側壁に露出する部分を変質して、第1の変質層25を形成する。次に、第1の変質層25を除去して、第2のホール27を形成する。次に、エッチングストッパー膜17における第2のホール27に露出する部分を除去して、第1のコンタクトホール29を形成する。次に、第1のコンタクトホール29に、第1のコンタクトプラグ32Aを形成する。 (もっと読む)


【課題】トンネルFETの閾値ばらつきの抑制をはかる。
【解決手段】Si1-x Gex (0<x≦1)の第1の半導体層13上にゲート絶縁膜21を介して形成されたゲート電極22と、Geを主成分とする第2の半導体と金属との化合物で形成されたソース電極24と、第1の半導体と金属との化合物で形成されたドレイン電極25と、ソース電極24と第1の半導体層13との間に形成されたSi薄膜26とを具備した半導体装置であって、ゲート電極22に対しソース電極24のゲート側端部とドレイン電極25のゲート側端部とは非対称の位置関係にあり、ドレイン電極25のゲート側の端部の方がソース電極24のゲート側の端部よりも、ゲート電極22の端部からゲート外側方向に遠く離れている。 (もっと読む)


【課題】最大発振周波数fmaxを高くしてダイヤモンド電界効果トランジスタの特性を大きく向上させ、かつ電圧降下を小さく抑えることにより実用レベルに到達させること。
【解決手段】「ソース・ゲート電極間隔dSG、ゲート・ドレイン電極間隔dGDを狭くすること」と「ソース電極の厚さt、ドレイン電極の厚さtを厚くすること」とを両立させるために、ソース電極およびドレイン電極を、エッチング溶液を用いてエッチングする層とレジストを用いてリフトオフする層とに分けて形成する。これにより電極の逆メサ部を小さくすることができるため、ソース電極とゲート電極との間隔を小さくして最大発振周波数fmaxを上げ、かつソース電極およびドレイン電極の厚みを厚くして電圧降下を小さく抑えることができる。 (もっと読む)


トランジスタを製造する方法は、導電材料層と電気絶縁材料層とを順に含んだ基板を準備する工程と、前記電気絶縁材料層上にレジスト材料層を堆積する工程と、前記レジスト材料層をパターニングして、前記電気絶縁材料層の一部を露出させる工程と、露出された前記電気絶縁材料層を除去して、前記導電材料層の一部を露出させる工程と、露出された前記導電材料層を除去し、前記導電材料層及び前記電気絶縁材料層内に凹部形状を作り出す工程と、前記基板と露出された前記電気絶縁材料層及び前記導電材料層とを第2の電気絶縁材料層で共形に被覆する工程と、前記第2の電気絶縁材料層を半導体材料層で共形に被覆する工程と、前記半導体材料層上に導電材料層を指向性堆積する工程とを含む。

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【課題】ゲート電極を形成してからチャネル形成用半導体部を形成する方法において、結晶品質の良い単結晶Siを用いて良質なゲート絶縁膜を形成した縦型半導体装置を提供する。
【解決手段】単結晶半導体基板に少なくとも第1絶縁層を有する積層体を形成する工程S1と、前記積層体に、前記単結晶半導体基板が露出する孔を形成する工程S2と、前記孔の底面に露出している前記単結晶半導体基板を種結晶領域とすることにより、前記第1絶縁層の上にゲート電極となる単結晶半導体部を形成する工程S3と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板を再び露出させる工程S4と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程S5と、前記孔にチャネル形成用半導体部を形成する工程S6と、を有する半導体装置の製造方法。 (もっと読む)


【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、MISFETのゲート電極G1を金属膜MF2とポリシリコン膜PF1の積層膜から構成するMIPS電極を前提とする。そして、このMIPS電極から構成されるゲート電極G1のゲート長に比べて、ゲートコンタクトホールGCNT1の開口径を大きく形成する第1特徴点と、ゲート電極G1を構成する金属膜MF2の側面に凹部CP1を形成する第2特徴点により、さらなるゲート抵抗(寄生抵抗)の低減と、ゲート電極G1とゲートプラグGPLG1との接続信頼性を向上することができる。 (もっと読む)


【課題】ゲート配線に達するコンタクトホールを確実に形成し得る半導体装置及びその製造方法を提供する。
【解決手段】第1応力膜38を形成する工程と、第1応力膜とエッチング特性が異なる絶縁膜40を形成する工程と、第1領域2を覆う第1マスク60を用いて、第2領域内の絶縁膜をエッチングするとともに、第1領域のうちの第2領域に近接する部分の絶縁膜をサイドエッチングする工程と、第1マスクを用いて第2領域内の第1応力膜をエッチングする工程と、絶縁膜とエッチング特性が異なる第2応力膜を形成する工程と、第2領域を覆い、第1領域側の端面が絶縁膜上に位置する第2マスクを用いて、第2応力膜の一部が第1応力膜の一部及び絶縁膜の一部と重なり合うように第2応力膜をエッチングする工程と、第1領域と第2領域との境界部におけるゲート配線20に達するコンタクトホールを形成する工程とを有している。 (もっと読む)


【課題】容易にノーマリオフ特性を向上させることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置1は、一方の主面5aの一部に凹部16が形成された窒化物系半導体層3〜5と、一方の主面5aに設けられたソース電極7と、凹部16を挟みソース電極7とは反対側であって、一方の主面5aに設けられたドレイン電極8と、一方の主面5aの凹部16を挟み両側に形成され、凹部16側の壁面17が傾斜した絶縁層6と、凹部16の底面16a上及び側面16b上並びに絶縁層6の凹部16側の壁面17上に設けられたゲート電極10とを備えている。絶縁層6の壁面17の傾斜角βは、凹部16の側面16bの傾斜角αよりも大きい。 (もっと読む)


【課題】寸法の異なる開口パターンを同時に精度よく被加工材料に形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に形成された第1の膜3、および第1の膜3上の第1の膜3と異なる材料からなる第2の膜4に、小開口パターン10および大開口パターン11を形成する工程と、第2の膜4上に、第2の膜4の小開口パターン10および大開口パターン11のうち、小開口パターン10のみを実質的に塞ぐ閉塞膜7を形成する工程と、閉塞膜7を形成した後、第1の膜3の大開口パターン11の内側側面に選択的に等方性エッチングを施し、第1の膜3の小開口パターン10および大開口パターン11のうち、大開口パターン11の寸法のみを拡げる工程と、を含む。 (もっと読む)


【課題】横型絶縁ゲートトランジスタ素子を備え、オン抵抗の増加を抑制しつつ体格を小型化することのできる半導体装置及びその製造方法を提供する。
【解決手段】半導体層に構成されたLDMOS素子と、半導体層の主表面上に形成された絶縁膜を同一表面から貫通するコンタクプラグとしての、ソース領域とベースコンタクト領域とに接続された第1コンタクトプラグと、を備えた半導体装置であって、ベースコンタクト領域が、半導体層の主表面に略垂直な方向においてソース領域よりも主表面に対して下方で、半導体層の主表面に沿う方向においてソース領域と少なくとも一部が重なる位置に形成されている。そして、第1コンタクトプラグが、絶縁膜及びソース領域を貫通しつつベースコンタクト領域まで延設されている。 (もっと読む)


【課題】低抵抗物質からなると同時に低抵抗の接触特性を有する配線の接触構造及びその製造方法の提供にある。本発明の他の課題は、接触特性の良い配線の接触構造を含む薄膜トランジスタ基板及びその製造方法を提供することを目的とする。
【手段】基板上に開口部を有する配線を形成する工程、前記配線を覆う絶縁膜を積層する工程、前記絶縁膜をパターニングし前記開口部を露出する接触孔を形成する工程、及び前記絶縁膜上に前記接触孔を通じて前記配線と接触する第1導電層を形成する工程を含む配線の接触構造形成方法。 (もっと読む)


【課題】互いに離間した電極を有する半導体装置を、高歩留りで作製する。
【解決手段】(a)半導体基板または半導体層の上に形成された絶縁膜上に、開口部を有する第一のレジスト層を形成する工程と、(b)前記第一のレジスト層をマスクとして前記絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、(c)前記第一のレジスト層を除去する工程と、(d)前記絶縁膜上に、前記絶縁膜の開口部より大きな開口部を有する第二のレジスト層を形成する工程と、(e)前記第二のレジスト層をマスクとして前記絶縁膜を等方的にエッチングする工程と、(f)前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、(g)前記電極材料が堆積された前記第二のレジスト層を除去する工程とを含む半導体装置の製造方法である。 (もっと読む)


【課題】窒化ガリウム系半導体素子のショットキ電極に関連するリーク電流を低減可能な構造を有する窒化ガリウム系半導体素子が提供される。
【解決手段】ショットキバリアダイオード11では、絶縁体領域15は、窒化ガリウム系半導体領域13の第1のエリア13bを覆うと共に第2のエリア13cに設けられた開口19を有する。第1の電極17は、ショットキ接合導体部17aおよびオーバーラップ導体部17bを含む。ショットキ接合導体部17aは、窒化ガリウム系半導体領域13にショットキ接合24を成す。オーバーラップ導体部17bは絶縁体領域15に位置している。絶縁体領域15は、開口19を規定しひさし形状の縁部15aを含む。庇の下に空隙23が設けられており、これによって、第1の電極17および絶縁体領域15が窒化ガリウム系半導体領域13の表面13cを部分的に覆われていない。 (もっと読む)


可変抵抗材料を含むメモリセルを有するメモリデバイスは、単一のナノワイヤを含む電極を含む。各種方法は、そのようなメモリデバイスを形成するために使用し得、そのような方法は、メモリセルに、単一のナノワイヤの第1の端部と一定量の可変抵抗材料の間に接点を設置することを含む。電子システムは、そのようなメモリデバイスを含む。
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【課題】リセス構造を有する半導体装置における絶縁膜の後退量を制御し、リセスエッジ形状のばらつきを抑え、安定した特性、信頼性を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】本発明の一態様によれば、基板1上に第1の絶縁膜3を形成し、第1の絶縁3膜の所定位置に、この第1の絶縁膜3を貫通する開口部4を形成し、第1の絶縁膜3および開口部4上に第2の絶縁膜5を形成し、異方性エッチングにより、第2の絶縁膜5を選択的に除去して、開口部4壁面に第2の絶縁膜5からなる側壁6を形成し、第1の絶縁膜3および側壁6をマスクとして、等方性エッチングによりリセス7を形成し、側壁6を選択的に除去する。 (もっと読む)


【課題】半導体装置を微細化することができるとともに半導体装置の特性のばらつきを低減することができる半導体装置の製造方法を提供する。
【解決手段】半導体の表面の一部にイオン注入マスクを形成する第1工程と、イオン注入マスクが形成されている領域以外の半導体の表面の露出領域の少なくとも一部に第1ドーパントのイオンを注入して第1ドーパント注入領域を形成する第2工程と、第1ドーパント注入領域の形成後にイオン注入マスクの一部を除去して半導体の表面の露出領域を拡大する第3工程と、拡大した半導体の表面の露出領域の少なくとも一部に第2ドーパントのイオンを注入して第2ドーパント注入領域を形成する第4工程と、を含む、半導体装置の製造方法である。 (もっと読む)


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