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半導体の電極 (138,591) | 製造方法(特徴のあるもの) (30,582) | 電極膜のパターニング (4,427) | エッチング (3,048)

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【課題】WSi膜上にSiO2膜を形成し、SiO2膜を緻密化するため成膜温度より高い温度でアニールを行った場合、SiO2膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張/熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。
【解決手段】WSi膜を用いた、走査線前駆体11cをスパッタリングにより200nmの膜厚に堆積させる。そして、パターニング後、無機絶縁膜100としてSiO2膜を堆積する。そして、約700℃で熱処理を行う。そして、無機絶縁膜100を除去する。走査線前駆体11cの改質に伴い、無機絶縁膜100との間には応力が掛かっている。ここで、無機絶縁膜100を除去することで、走査線前駆体11cの改質に伴う応力をパターン側面を含めて開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。 (もっと読む)


【課題】 ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせし、寄生容量の発生を抑制する。
【解決手段】 透明ガラス基板110上に金属からなるソース電極120,ドレイン電極130を形成し、その上に、InGaZnOからなる透明な酸化物半導体チャネル層140を形成し、その上面に透明な絶縁層150を形成する(図8(a) )。その上に、ITOからなる導電層185を形成し、その上面をネガ型レジスト層191で覆う(図8(b) )。基板下面にゲート形成用マスクM3を配置して下方から光を照射し、マスクM3の遮光領域によって生じる影とソース電極120およびドレイン電極130によって生じる影とが、レジスト層191の非露光領域となるような背面露光を行い、パターニングしてゲート電極層を形成する。 (もっと読む)


【課題】 ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせし、寄生容量の発生を抑制する。
【解決手段】 透明ガラス基板310上に金属からなるゲート電極320を形成し、その上に、透明なゲート絶縁層330を形成し、更に、ソース・ドレイン電極350・360の元になるITOからなる導電層を形成し、その上面をネガ型レジスト層で覆う。ソース・ドレイン形成領域を含む所定領域が透光性を有するマスクを、基板の下面側に配置する。下方から光を照射し、マスクの遮光領域によって生じる影とゲート電極320によって生じる影とが、レジスト層の非露光領域となるような背面露光を行い、パターニングしてソース電極350およびドレイン電極360を形成する。その上に、InGaZnOからなる酸化物半導体のチャネル層340を直接形成して、高濃度不純物拡散層を省略しつつ、良好なオーミック接触を得る。 (もっと読む)


【課題】生産性を向上させ、かつトランジスタ特性が良好な逆スタガ構造の薄膜トランジスタ及びその製造方法を提供すること。
【解決手段】本発明にかかる逆スタガ構造の薄膜トランジスタは、ソース領域41、ドレイン領域42、及びチャネル領域43を有する結晶性半導体膜40を備える。また、薄膜トランジスタは、チャネル領域43上に形成された絶縁膜5と、ソース領域41及びドレイン領域42上に形成されたシリサイド層61とを備える。そして、チャネル領域43は、ソース領域41及びドレイン領域42における結晶粒よりも小さい結晶粒により構成される。 (もっと読む)


【課題】簡易な構成で、ソース電極及びドレイン電極に流れる電流を増大させたトランジスタ素子を提供することを課題とする。
【解決手段】トランジスタ素子10において、波状に凹凸した平面形状を持つ端辺18Aを有するソース電極18と、波状に凹凸した平面形状を持つ端辺20Aを有するドレイン電極20とが、間隔を持って隔てられ、且つ互いの波状に凹凸した平面形状を持つ端辺18A,20Aを対向させて配設させている。 (もっと読む)


【課題】オーミック特性に優れた電極を形成することができるとともに、素子特性に優れる半導体素子が歩留まり良く得られる半導体素子の製造方法及び半導体素子、並びに半導体装置を提供する。
【解決手段】少なくとも、主面2a及び裏面2bを有する第1導電型の炭化珪素バルク基板2の主面2a側に半導体素子構造3を形成する半導体素子構造形成工程と、炭化珪素バルク基板2の裏面2b側に炭化珪素バルク基板2とオーミック接触するオーミック電極4を形成するオーミック電極形成工程とをこの順で具備し、オーミック電極形成工程は、炭化珪素バルク基板2の裏面2b側を研削することによって炭化珪素バルク基板2の厚みを薄くした後、裏面2bにオーミック電極4を形成する小工程と、オーミック電極4に対し、炭化珪素バルク基板2の裏面2b側から高出力光を照射する光学式加熱法によって熱処理を行なう小工程とをこの順で備えている。 (もっと読む)


【課題】プリント基板又はウエハー上に形成された銅又はアルミニウムからなる導体パターン上に形成される導体パターンめっきであって、導体パターン上に形成される無電解パラジウムめっき皮膜上に置換金めっき処理を施さなくても、自己触媒還元反応で直接金皮膜を析出させる無電解金めっきのめっき液及びめっき方法を提供する。
【解決手段】非シアンの亜硫酸金塩、亜硫酸塩、チオ硫酸塩、水溶性ポリアミノカルボン酸、ベンゾトリアゾール化合物、硫黄を含有するアミノ酸化合物、ヒドロキノンを所定の濃度で含有しためっき液を使用する。 (もっと読む)


【課題】 ゲート絶縁膜における、ゲートトレンチ側面上の部分の厚さの増大を抑制しつつ、ゲートトレンチ底面上の部分の絶縁破壊を抑制することのできる半導体装置を提供すること。
【解決手段】 半導体装置1において、表面31がSi面となるように、SiCからなるエピタキシャル層3を形成する。エピタキシャル層3には、その表面31から掘り下がったゲートトレンチ6を形成する。また、ゲートトレンチ6の底面8および側面7上には、側面7上の部分(絶縁膜側部10)の厚さTに対する底面8上の部分(絶縁膜底部11)の厚さTの比が0.3〜1.0となるように、ゲート絶縁膜9を形成する。また、ゲートトレンチ6には、ゲート絶縁膜9を介してゲート電極12を埋設する。 (もっと読む)


【課題】電気特性の制御された酸化物半導体層を用いて作製された抵抗素子及び薄膜トランジスタを利用した論理回路、並びに該論理回路を利用した半導体装置を提供する。
【解決手段】抵抗素子354に適用される酸化物半導体層905上にシラン(SiH)及びアンモニア(NH)などの水素化合物を含むガスを用いたプラズマCVD法によって形成された窒化シリコン層910が直接接するように設けられ、且つ薄膜トランジスタ355に適用される酸化物半導体層906には、バリア層として機能する酸化シリコン層909を介して、窒化シリコン層910が設けられる。そのため、酸化物半導体層905には、酸化物半導体層906よりも高濃度に水素が導入される。結果として、抵抗素子354に適用される酸化物半導体層905の抵抗値が、薄膜トランジスタ355に適用される酸化物半導体層906の抵抗値よりも低くなる。 (もっと読む)


【課題】簡単なエッチングレートの管理により所望の形状のコンタクトホールを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板10上にソース電極11s及びドレイン電極dを形成する工程と、ソース電極11sとドレイン電極11dとの間の領域を含む領域に半導体層12を形成する工程と、半導体層12上にゲート絶縁膜13を形成する工程と、ゲート絶縁膜13上にゲート電極14を形成する工程と、ゲート電極14をマスクとして用い、ゲート電極14と重ならない領域のゲート絶縁膜13及び半導体層12をエッチングによって除去する工程と、基板10上に感光性材料15を形成する工程と、感光性材料15をフォトリソグラフィ法によりパターニングしてドレイン電極11dの表面の一部を露出させる孔16を形成する工程と、孔16及び感光性材料15上に画素電極18を形成する工程とを有する。 (もっと読む)


【課題】チャネルが形成される第1半導体層とソース電極層及びドレイン電極層が接する界面のコンタクト抵抗が高くなる一因は、ソース電極層及びドレイン電極層となる金属材料の表面がゴミや不純物によって汚染され、電気抵抗が高い皮膜が形成される現象である。そこで、皮膜の形成から表面が保護されたソース電極層及びドレイン電極層と第1半導体層が接する半導体装置及びその作成方法を提供する。
【解決手段】成膜後の導電膜を大気にさらすことなく、導電膜上に連続して第1半導体層以下の導電率を有する第2半導体膜を含む保護膜を積層し、当該積層膜をソース電極層及びドレイン電極層に形成し、ソース電極層及びドレイン電極層が第2半導体膜を介して第1半導体層に接する。 (もっと読む)


【課題】有機ゲート絶縁膜表面にダメージが入ることなくソース・ドレイン電極表面に金属酸化物膜を形成する、またはソース・ドレイン電極表面に金属酸化物膜を形成した後にダメージ層を修復することを可能にする。
【解決手段】表面が絶縁性を有する基板11上に離間して形成されたソース・ドレイン電極12、13と、前記ソース・ドレイン電極12、13の表面に形成された金属酸化物膜14、15と、前記基板11上に形成されていて前記金属酸化物膜14、15を被覆する有機半導体層16と、前記有機半導体層16上に形成されたゲート絶縁膜17と、前記ゲート絶縁膜17上に形成されたゲート電極18を備えた有機半導体装置である。 (もっと読む)


【課題】直接接続された透明画素電極とのコンタクト抵抗が十分に低減され、かつ耐食性や耐熱性の改善された表示装置用Al合金膜を提供する。
【解決手段】表示装置の基板上で、透明導電膜と直接接続されるAl合金膜であって、該Al合金膜は、Coを0.5原子%以下(0原子%を含まない)、Geを0.2〜2.0原子%、およびCuを0.5原子%以下(0原子%を含まない)含み、Co、GeおよびCuの合計量が0.2〜2.0原子%であり、かつ、下記式(1)または式(2)を満たすところに特徴を有する。
Cu/Co≦1.5 …(1)
2.5≦Cu/Co≦6.0 …(2)
(式(1)(2)中、Cu、Coは、Al合金膜中の各元素の含有量(原子%)を示す) (もっと読む)


【課題】第1領域におけるライナー膜の膜厚と、第2領域におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域及び素子分離領域に削れが形成されることを防止する。
【解決手段】ゲート構造体Gbが密に配置された第1領域におけるライナー膜22b及び層間絶縁膜23に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第1の膜厚を有するライナー膜が残存する第1のコンタクトホール28rを形成する。次に、ゲート構造体が疎に配置された第2領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第2の膜厚を有するライナー膜が残存する第2のコンタクトホール34rを形成する。次に、第1のコンタクトホールの底部に残存するライナー膜、及び第2のコンタクトホールの底部に残存するライナー膜を除去する。第1の膜厚と第2の膜厚とは、同等である。 (もっと読む)


【課題】従来の電界効果型トランジスタでは、ソース領域およびドレイン領域に形成する高濃度不純物のイオン注入工程によりアモルファス化される半導体基板表面が、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、活性化熱処理により結晶欠陥を誘発し、電界効果型トランジスタの信頼性を著しく低下させる問題があった。
【解決手段】本発明の電界効果型トランジスタは、ソース領域およびドレイン領域を構成する部分の上部に緩衝膜を設けることで、高濃度不純物のイオン注入を行っても、この領域の半導体基板表面がアモルファス化することを防ぐことができる。これにより、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、再結晶化による結晶欠陥の発生を防ぐことができる。 (もっと読む)


【課題】大量生産上、大型の基板に適している半導体装置を提供する。
【解決手段】ゲート電極と、チャネルを含む島状半導体層と、島状半導体層上に形成されたドレイン配線およびソース配線とを有し、島状の半導体層は、In−Ga−Zn−Oを含み、ドレイン配線及びソース配線は島状半導体層をキャリアの移動方向と垂直に横断し、チャネルの長さはドレイン配線およびソース配線の間隔に等しいことを特徴としている。 (もっと読む)


【課題】ゲートのデプリーションの影響が最小にされた、半導体デバイスのゲート電極の製造方法が提案される。
【解決方法】この方法は、2つの堆積プロセスで構成され、第1工程では、薄い層を堆積し、イオン注入により激しくドーピングする。第2堆積は、ドーピングに関連するイオン注入により、ゲート電極を完成させる。この2つの堆積プロセスにより、ゲート電極/ゲート誘電体界面におけるドーピングを最大にする一方で、ホウ素がゲート誘電体に浸透するリスクを最小にすることができる。別の構成では、両ゲート電極層のパターン形成を含み、ドレイン延長部及びソース/ドレインの注入をゲートのドーピングの注入として使用する利点と、2つのパターンをずらし、非対称デバイスを生成するという選択肢がある。ドーパントを、誘電体層の中に含まれる注入層から半導体表面に拡散させることにより、浅い接合部を半導体基板に形成する方法が提供される。 (もっと読む)


【課題】消費電力の少ない半導体装置の製造方法を提供する。
【解決手段】ゲート電極13の多結晶シリコン領域と、ゲート電極13下のチャネル領域11Cを挟んで配置された一対の単結晶シリコン領域11S,11Dとが形成されたシリコン基板11に対して、単結晶シリコン領域11S,11D上に単結晶のSiGe混晶層領域14A,14Bを成長させ、且つ多結晶シリコン領域13上に多結晶のSiGe混晶層領域14Cを成長させる工程と、Clを含むガスを用いて、一対の単結晶シリコン領域11S,11D上に成長したSiGe混晶層領域14A,14Bの表面側の一部を取り除くと共に、多結晶シリコン領域13上に成長したSiGe混晶層領域14Cを取り除く工程と、一対の単結晶シリコン領域上のSiGe混晶層領域14A,14B上に単結晶のシリコン層15A,15Bを成長させる工程と、シリコン層15A,15Bをシリサイド化する工程と、を有する。 (もっと読む)


【課題】プログラマブルMOSFET(105)とロジックMOSFET(110)とを含むメモリデバイスを同一チップ上に形成する。
【解決手段】半導体基板を被う層状ゲート積層体の成形から始まり、層状ゲート積層体の高kゲート電極層上で停止するよう金属ゲート電極層にパターンを形成して、半導体基板上に第1、第2ゲート金属ゲート電極(16、21)を形成するメモリデバイスの製法が提供される。次のプロセスで、高kゲート誘電体層の一部を被う少なくとも1つのスペーサ(55)を第1ゲート電極(16)に形成する。高kゲート誘電体層の露出された残存部分をエッチングし、第1金属ゲート電極のサイドウォールを越えて延びる部分を有する第1高kゲート誘電体(17)及び第2金属ゲート電極(21)のサイドウォールに整合されたエッジを有する第2高kゲート誘電体(22)を形成する。 (もっと読む)


【課題】開口率の高い半導体装置又はその作製方法を提供することを目的の一とする。また、消費電力の低い半導体装置又はその作製方法を提供することを目的の一とする。
【解決手段】絶縁表面を有する基板上に設けられた酸化物半導体層と、酸化物半導体層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられた第1の導電層と第2の導電層との順で積層されたゲート電極を含むゲート配線と、酸化物半導体層と、前記ゲート電極を含む前記ゲート配線を覆う絶縁膜と、絶縁膜上に設けられ、酸化物半導体層と電気的に接続され、第3の導電層と第4の導電層との順で積層されたソース電極を含むソース配線と、を有し、ゲート電極は、第1の導電層で形成され、ゲート配線は、第1の導電層と第2の導電層で形成され、ソース電極は、第3の導電層で形成され、ソース配線は、第3の導電層と第4の導電層で形成されている。 (もっと読む)


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