【課題】チャネル長Ｌが短く微細化が可能な、酸化物半導体を用いたトップゲート型の半
導体素子を提供することを課題とする。また、該半導体素子の作製方法を提供することを
課題とする。
【解決手段】絶縁表面上に酸化物半導体層と、酸化物半導体層上にソース電極層及びドレ
イン電極層と、酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上にゲート
絶縁層と、ゲート絶縁層上にゲート電極層とを有し、ソース電極層及びドレイン電極層は
側壁を有し、側壁は前記酸化物半導体層の上面と接する半導体素子である。 （もっと読む）

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）

【課題】本発明は、製造コストを低減し、さらにゲート電極およびゲートコンタクトの抵抗を低減した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明にかかる半導体装置は、ゲート電極７の少なくとも上層は、第２金属シリサイド膜としてのＷＳｉｘ膜７２からなり、第１金属シリサイド膜としてのＮｉＳｉ₂膜１８に含まれる第１金属（Ｎｉ）とシリコンとの結合エネルギーが、ＷＳｉｘ膜７２に含まれる第２金属（Ｗ）とのシリコンとの結合エネルギーよりも小さく、ＷＳｉｘ膜７２の組成ＭＳｉｘ（Ｍは第２金属を示す）において、ｘが１．５以上２．０未満であることを特徴とする。 （もっと読む）

【課題】層間絶縁膜のエッチングの際に半導体層がエッチングされることによるコンタク
ト抵抗の増大を防ぎ、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置及
びその作製方法を提供する。
【解決手段】ソース領域又はドレイン領域とソース配線又はドレイン配線との間に導電層
を設ける。また、該導電層は、制御ゲート電極を形成する導電層と同じ導電層からなる。
また、該導電層を覆うように絶縁膜が設けられており、該絶縁膜は該導電層の一部が露出
するコンタクトホールを有する。また、該ソース配線又はドレイン配線は、該コンタクト
ホールを埋めるように形成されている。 （もっと読む）

【課題】動作特性に優れ低温で製造可能な酸化物半導体を用いた表示装置の特性を活かす、適切な構成を備えた保護回路等を提供する。
【解決手段】ゲート電極１０１を被覆するゲート絶縁層１０２と、ゲート絶縁層１０２上においてゲート電極１０１と重畳する第１酸化物半導体層１０３と、第１酸化物半導体層１０３上においてゲート電極と端部が重畳し、導電層１０５ａと第２酸化物半導体層１０４ａが積層された一対の第１配線層３８及び第２配線層３９とを有する非線形素子１７０ａを用いて保護回路を構成する。ゲート絶縁層１０２上において物性の異なる酸化物半導体層同士の接合を形成することで、ショットキー接合に比べて安定動作をさせることが可能となり、接合リークが低減し、非線形素子１７０ａの特性を向上させることができる。 （もっと読む）

【課題】本願発明者らが、プラズマ処理等による半導体ウエハのチャージアップの影響を検討したところによると、半導体ウエハ等にドライエッチング等を施すと、通常、その結果として、半導体ウエハは、主に電気的に正側に偏った不均一な帯電状態となることが明らかとなった。これは、ドライエッチング等によって、正の可動イオン等がウエハの表面やその近傍に残存し、不均一に分布していることを示すものであり、個々の半導体チップとされた後も残存して、動作に悪影響を及ぼす恐れがある。
【解決手段】本願発明は、通常、ポリマー除去液等を使用する必要のないメタル膜加工工程に於いて、加工用レジスト膜の除去後、ポリマー除去液類似の導電性処理液との摩擦により、ウエハ全体を負に帯電させるものである。 （もっと読む）

【課題】低損失、高耐圧、出力電圧のｄＶ／ｄｔの制御が容易で、製造が容易なＩＧＢＴを提供する。
【解決手段】第１導電型の第１半導体層と、第１半導体層の表面の第２導電型の第２半導体層と、第１半導体層の表面に形成されたトレンチと、第１半導体層の表面の半導体凸部と、半導体凸部の表面形成された第３半導体層と、第３半導体層の表面の第４半導体層と、トレンチの内壁に沿って設けられたゲート絶縁層と、トレンチの内壁に沿って設けられた第１層間絶縁層と、ゲート絶縁層を介して第４半導体層に対向する第１導電層と、第１層間絶縁層の第２導電層と、第２導電層の表面を覆う第２層間絶縁層と、第３半導体層と第４半導体層の表面に形成され、前記第４半導体層に電気的に接続される第３導電層と、第３導電層と第３半導体層を接続するコンタクト部と、第２半導体層の表面に形成された第４導電層とを備え、半導体凸部の表面の一部が第１半導体層である。 （もっと読む）

【課題】信頼性の高い半導体装置を製造する。
【解決手段】半導体装置の製造方法は、半導体基板５０上に絶縁膜を形成する工程と、絶縁膜上に、ゲート電極２０およびハードマスク３４を順に積層してなる積層体１０を形成する工程と、積層体１０をマスクとして、半導体基板５０にイオン注入を行う工程と、積層体１０の側面上に保護膜４４を形成する工程と、エッチングによりハードマスク３４を除去する工程と、エッチングにより保護膜４４を除去する工程と、を備える。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、メモリセルを選択して第２信号線及びワード線を駆動する駆動回路と、書き込み電位のいずれかを選択して第１信号線に出力する駆動回路と、ビット線の電位と参照電位とを比較する読み出し回路と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、第１、第２の信号線に接続された第２のトランジスタと、ワード線、ビット線及びソース線に接続された第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方が接続された、多値型の半導体装置。 （もっと読む）

【課題】高い開口率を有し、安定した電気特性を有する薄膜トランジスタを有する、信頼
性のよい表示装置を作製し、提供することを課題の一とする。
【解決手段】同一基板上に駆動回路部と、表示部（画素部ともいう）とを有し、当該駆動
回路部は、ソース電極及びドレイン電極が金属によって構成され且つチャネル層が酸化物
半導体によって構成された駆動回路用薄膜トランジスタと、金属によって構成された駆動
回路用配線とを有し、当該表示部は、ソース電極層及びドレイン電極層が酸化物導電体に
よって構成され且つ半導体層が酸化物半導体によって構成された画素用薄膜トランジスタ
と、酸化物導電体によって構成された表示部用配線とを有する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第２のトランジスタの半導体層にはオフセット領域が設けられた半導体装置を提供する。第２のトランジスタを、オフセット領域を有する構造とすることで、第２のトランジスタのオフ電流を低減させることができ、長期に記憶を保持可能な半導体装置を提供することができる。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数Φ_Ｍが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ_１＜Φ_Ｍ＜φ_２＋Ｅ_ｇ２
（数２） ｜Φ_Ｍ−φ_１｜≦０．１ｅＶ、かつ、｜（φ_２＋Ｅ_ｇ２）−Φ_Ｍ｜≦０．１ｅＶ
ただし、φ_１は、Ｎ型半導体結晶層の電子親和力、φ_２およびＥ_ｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。 （もっと読む）

【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタがオン・オフするのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。また、トランジスタの微細化を進めて集積化を図っても、メモリ容量を増加させるためには、半導体装置の面積が大きくなるといった問題があった。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。また、トレンチ構造の酸化物半導体を有するトランジスタにより、半導体装置の記憶素子を構成し、該記憶素子を複数積層することで、半導体装置の回路面積を縮小することができる。 （もっと読む）

【課題】半導体処理の方法が提供される。
【解決手段】いくつかの実施形態によれば、高い有効仕事関数を有する電極が形成される。この電極は、トランジスタのゲート電極であってもよく、導電材料の第１の層を堆積し、第１の層を水素含有ガスに露出し、第１の層に導電材料の第２の層を堆積することにより、ｈｉｇｈ−ｋゲート誘電体に形成されてもよい。第１の層は、基板がプラズマ又はプラズマ発生ラジカルに露出されないプラズマ無しプロセス（ｎｏｎ−ｐｌａｓｍａ ｐｒｏｃｅｓｓ）を用いて堆積される。第１の層が露出される水素含有ガスは、励起された水素種を含んでもよく、これは水素含有プラズマの一つであってもよく、水素含有ラジカルであってもよい。第２の層を堆積する前に、第１の層もまた、酸素に露出されてもよい。ゲートスタックのゲート電極の仕事関数は、いくつかの実施形態において約５ｅＶ又はそれ以上であってもよい。 （もっと読む）

【課題】高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性を有する酸化物半導体を用いたトランジスタを提供する。また、該トランジスタを用い、これまで実現が困難であった高性能の半導体装置を提供する。
【解決手段】トランジスタに、インジウム、スズ、亜鉛およびアルミニウムから選ばれた二種以上、好ましくは三種以上の元素を含む酸化物半導体膜を用いる。該酸化物半導体膜は、基板加熱しつつ成膜する。また、トランジスタの作製工程において、近接の絶縁膜または／およびイオン注入により酸化物半導体膜へ酸素が供給され、キャリア発生源となる酸素欠損を限りなく低減する。また、トランジスタの作製工程において、酸化物半導体膜を高純度化し、水素濃度を極めて低くする。 （もっと読む）

【課題】コンタクトホール内に良好にＡｌ膜が埋設されたコンタクトプラグを有する半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板の層間絶縁膜内にコンタクトホールを形成する工程と、基板を加熱した状態でコンタクトプラグを形成する工程を有する。コンタクトプラグを形成する工程では、スパッタ装置のチャンバー内のステージ上に、チャックを介して基板を保持し、チャックに印加するＥＳＣ電圧を第一の電圧、第二の電圧、第三の電圧と、この順に３段階のステップ状に増加させる。チャンバー内のターゲットに対して第一のターゲット電力を印加してコンタクトホール内に第一のＡｌ膜を成膜する。次に、チャンバー内のターゲットに対して第一のターゲット電力よりも高い第二のターゲット電力を印加して第一のＡｌ膜上に第二のＡｌ膜を成膜する。 （もっと読む）

【課題】電気的特性が向上した、酸化物半導体を用いた半導体装置を提供することを目的
の一とする。
【解決手段】１３族元素および酸素を含む第１の絶縁膜と、第１の絶縁膜と一部が接する
酸化物半導体膜と、酸化物半導体膜と電気的に接続するソース電極およびドレイン電極と
、酸化物半導体膜と重畳するゲート電極と、酸化物半導体膜とゲート電極の間の、酸化物
半導体膜と一部が接する第２の絶縁膜と、を有する半導体装置である。また、１３族元素
および酸素を含む第１の絶縁膜には、化学量論的組成比より酸素が多い領域が含まれる構
成とする。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化する。
【解決手段】ゲート絶縁層と、ゲート絶縁層の一方の面に接する第１のゲート電極と、ゲート絶縁層の他方の面に接し、第１のゲート電極と重畳する領域に設けられた酸化物半導体層と、酸化物半導体層と接するソース電極、ドレイン電極、及び酸化物絶縁層と、の積層構造を有し、酸化物半導体層の窒素濃度は２×１０^１９ａｔｏｍｓ／ｃｍ^３以下であり、ソース電極及びドレイン電極は、タングステン、白金及びモリブデンのいずれか一又は複数を含む半導体装置を提供する。 （もっと読む）

【課題】安定した電気特性を持つ、酸化物半導体を用いた薄膜トランジスタを有する、信頼性の高い半導体装置の作製方法の提供を目的の一とする。
【解決手段】酸化物半導体をチャネル形成領域に用いたトランジスタを有する半導体装置の作製において、酸化物半導体膜を形成した後、水分、ヒドロキシ基、または水素などを吸蔵或いは吸着することができる金属、金属化合物または合金を用いた導電膜を、絶縁膜を間に挟んで酸化物半導体膜と重なるように形成する。そして、該導電膜が露出した状態で加熱処理を行うことで、導電膜の表面や内部に吸着されている水分、酸素、水素などを取り除く活性化処理を行う。 （もっと読む）

【課題】オン抵抗を低め、高電流で動作する半導体素子及び製造方法を提供する。
【解決手段】基板１０上部に配設され、内部に２次元電子ガスチャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間して配設され、窒化物半導体層３０にショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成され、ドレイン電極５０とソース電極６０との間にリセスを形成する誘電層４０と、ドレイン電極５０と離間して誘電層４０上及びリセスに配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向へのエッジ部分上部に形成されたゲート電極７０とを含む。 （もっと読む）