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Fターム[4M104DD63]の内容

半導体の電極 (138,591) | 製造方法(特徴のあるもの) (30,582) | 電極膜のパターニング (4,427) | エッチング (3,048)

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【課題】配線抵抗に伴う電圧降下や信号遅延によるトランジスタへの信号の書き込み不良を防止した半導体装置を提供することを課題の一つとする。例えば、表示装置の画素に設けたトランジスタへの書き込み不良が引き起こす階調不良などを防止し、表示品質の高い表示装置を提供することを課題の一つとする。
【解決手段】配線抵抗が低い銅を含む配線に、バンドギャップが広く、且つキャリア濃度が低い高純度化された酸化物半導体を接続してトランジスタを作製すればよい。バンドギャップが広い酸化物半導体を用いて、トランジスタのオフ電流を低減するだけでなく、キャリア濃度が低い高純度化された酸化物半導体を用いて正のしきい値電圧を有し、所謂ノーマリーオフ特性のトランジスタとして、オフ電流とオン電流の比を大きくできる。 (もっと読む)


【課題】トレンチ構造のゲート絶縁膜がエミッタ層等を形成するときの砒素イオンよる損傷を受けることがなく、その絶縁耐圧が向上する半導体装置を低コストで製造できる方法を確立する。
【解決手段】トレンチ3内に埋め込まれて形成されたポリシリコンからなるゲート電極5を高温炉中等で熱酸化してゲート電極5上に厚いポリシリコン熱酸化膜6を形成する。その後に不純物イオンをイオン注入してエミッタ層等となるN型半導体層8を形成する。この場合、ポリシリコン熱酸化膜6の膜厚を、イオン注入によりエミッタ層等となるN型半導体層8を形成するための不純物イオンのシリコン酸化膜中の平均飛程より厚く形成する。これにより、不純物イオンがゲート電極5とN型半導体層8に挟まれたゲート絶縁膜4に損傷を与えるのを防止する。 (もっと読む)


【課題】オフセット構成となる場合があった。
【解決手段】第1導電型のドレイン領域と、前記ドレイン領域上に形成された第2導電型のボディ領域と、前記ボディ領域を貫通し、底面部分が前記ドレイン領域に達するトレンチと、前記トレンチに埋設されたゲート電極と、前記ゲート電極と、前記トレンチの側面及び底面とを絶縁する絶縁部と、を有し、前記ボディ領域は、前記トレンチ側面に近づくにつれ前記トレンチの深さ方向に深くなり、前記絶縁部は、トレンチ壁面に形成されたゲート絶縁膜と、トレンチ底部に形成された底部埋込絶縁膜とを備え、前記底部埋込絶縁膜は、前記トレンチの深さ方向に深くなるにつれ、前記ゲート酸化膜よりも厚くなる厚い絶縁膜部分を有し、前記厚い絶縁膜部分は、前記ボディ領域の最低部より前記トレンチの深さ方向に対して所定の深さに位置されている半導体装置。 (もっと読む)


【課題】 光取出し側の電極部である上側電極部と、この電極部と対になる電極部である中間電極部とを適切な位置関係で配設することにより、大電流印加時の発光効率を維持させた半導体発光素子およびその製造方法を提供する。
【解決手段】 支持基板の上面側に、中間電極部を含む中間層、第2導電型半導体層、活性層、第1導電型半導体層および上側電極部を順次具え、支持基板の下面側に下側電極層を具える半導体発光素子であって、前記中間電極部を互いの中間電極部間の間隔が50μm以上100μm以下の均等に分散した島状または等間隔の縞状、格子状かつ上面から見た中間電極部の第2導電型半導体層に対する面積率が3〜9%となるように配置することにより、大電流での使用時でも発光効率の高い半導体発光素子を提供することができる。
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【課題】良好な特性を備えた、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極およびドレイン電極と、酸化物半導体層、ソース電極およびドレイン電極を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、ソース電極およびドレイン電極は、その側面が酸化された酸化領域を有する半導体装置である。なお、ソース電極およびドレイン電極の酸化領域は、300MHz以上300GHz以下の高周波電力、および、酸素とアルゴンの混合ガスを用いたプラズマ処理により形成されたものであることが望ましい。 (もっと読む)


【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】半導体材料を含む基板に設けられたチャネル形成領域と、不純物領域と、第1のゲート絶縁層と、第1のゲート電極と、第1のソース電極および第1のドレイン電極と、を有する第1のトランジスタと、半導体材料を含む基板上の酸化物半導体層と、第2のソース電極および第2のドレイン電極と、第2のゲート絶縁層と、第2のゲート電極と、を有する第2のトランジスタと、を有し、第2のソース電極および第2のドレイン電極は、その側面が酸化された酸化領域を有し、第1のゲート電極、第1のソース電極、または第1のドレイン電極のいずれかは、第2のゲート電極、第2のソース電極、または第2のドレイン電極のいずれかと電気的に接続されている半導体装置である。 (もっと読む)


【課題】本発明は、簡素な工程で配線構造を形成することができ、簡素な構成で自由度の高い配線の取り出しが可能な配線構造の製造方法及び配線構造を提供することを目的とする。
【解決手段】接合界面に電荷蓄積が発生する異種材料を積層して積層体を形成し、該積層体の接合界面に2次元電子ガス層を形成する2次元電子ガス層形成工程と、
該2次元電子ガス層を選択的に加熱して該2次元電子ガス層に非導電性領域を選択的に形成し、非加熱の導電性領域とで所定の配線構造を形成する選択的加熱工程と、を含むことを特徴とする。 (もっと読む)


【課題】酸化物半導体層を用いる薄膜トランジスタにおいて、酸化物半導体層と電気的に接続するソース電極層又はドレイン電極層との接触抵抗の低減を図ることを課題の一とする。
【解決手段】ソース電極層又はドレイン電極層を2層以上の積層構造とし、その積層のうち、酸化物半導体層と接する一層を酸化物半導体層の仕事関数より小さい仕事関数を有する金属の酸化物又はその金属合金の酸化物とする。二層目以降のソース電極層又はドレイン電極層の材料は、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いる。 (もっと読む)


【課題】炭化ケイ素を材料とする半導体ウェハから半導体装置を製造する方法において、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、製造工程を簡略化する。
【解決手段】半導体ウェハの表面に表面Mo電極を形成した後で、半導体ウェハの裏面に裏面Ni系電極を形成し、形成した表面Mo電極および裏面Ni系電極を同時にシンター処理する。表面Mo電極は、900℃以上のシンター処理を行っても、半導体基板とのショットキー接合を確保できる。裏面Ni系電極が半導体基板とオーミック接合するために必要な高温(例えば900℃以上)で、表面電極と裏面電極のシンター処理を同時に行うことができるため、製造工程が簡略化される。 (もっと読む)


【課題】酸化物半導体層を用いる薄膜トランジスタにおいて、酸化物半導体層と電気的に接続するソース電極層またはドレイン電極層との接触抵抗の低減を図ることを課題の一とする。
【解決手段】ソース電極層またはドレイン電極層を2層以上の積層構造とし、その積層のうち、酸化物半導体層と接する一層を酸化物半導体層の仕事関数より小さい仕事関数を有する金属又はそのような金属の合金とする。二層目以降のソース電極層またはドレイン電極層の材料は、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いる。 (もっと読む)


【課題】表示装置の薄膜トランジスタ基板において、水素プラズマ処理時の水素による影響を低減する。
【解決手段】非晶質ケイ素の膜により形成された非晶質ケイ素層上に形成される銅配線において、第1添加元素として水素化物の生成エネルギーが負の元素、さらに第2添加元素を含む銅を主成分とする合金により形成された銅合金層107Aと、前記銅合金層の上に純銅により形成された純銅層107Bとを有する薄膜トランジスタ基板を備える。 (もっと読む)


【課題】安定した電気特性を持つ、酸化物半導体を用いた薄膜トランジスタを有する、信頼性の高い半導体装置の作製方法の提供を目的の一とする。
【解決手段】絶縁表面上において、ゲート絶縁膜を間に挟んでゲート電極上に酸化物半導体膜を形成し、酸化物半導体膜上に、チタン、モリブデンまたはタングステンを含む第1の導電膜を形成し、第1の導電膜上に、電気陰性度が水素より低い金属を含む第2の導電膜を形成し、第1の導電膜及び第2の導電膜をエッチングすることでソース電極及びドレイン電極を形成し、酸化物半導体膜、ソース電極及びドレイン電極上に、酸化物半導体膜と接する絶縁膜を形成する半導体装置の作製方法。 (もっと読む)


【課題】所望の位置に所望の厚さのゲート酸化膜を有する、高性能かつ長寿命のMOS型半導体を提供すること。
【解決手段】半導体基板と、該半導体基板上にゲート酸化膜を介して形成されたゲート電極とを含み、該ゲート酸化膜の両端部に接するように該半導体基板上にそれぞれ設けられた、該半導体基板の導電型とは異なる導電型の不純物を含む2つの不純物活性領域をそれぞれソース電極及びドレイン電極とする、MOS型半導体装置であって、該ゲート酸化膜を介して形成されたゲート電極は、それぞれが該半導体基板とゲート酸化膜を介して形成された構造を有する複数の領域からなり、各領域の該ゲート酸化膜の厚さが少なくとも2種類の異なる厚さで構成され、該各領域は互いに接合されている、ことを特徴とするMOS型半導体装置。 (もっと読む)


【課題】本発明は、横方向拡散金属酸化物半導体(LDMOS)トランジスタと、これを製造する方法を提供する。
【解決手段】LDMOSトランジスタはp型基板上に形成されたn型エピタキシャル層と、LDMOSトランジスタのゲートとして機能する非対称導体スペーサとを備える。LDMOSトランジスタはまた、非対称導体スペーサの両側のソース領域及びドレイン領域と、イオン注入を非対称導体スペーサに行うことで形成されたチャネル領域とを備える。非対称導体スペーサの高さはソース領域からドレイン領域に向かって増加する。チャネル領域は、基本的に完全に非対称導体スペーサの下に存在し、従来技術のLDMOSトランジスタのチャネル領域の長さよりも短い長さを有する。本発明のLDMOSトランジスタはまた、当該トランジスタの活性領域を囲むフィールド酸化物層と、非対称導体スペーサをn型エピタキシャル層から絶縁する薄い誘電体層とを備える。 (もっと読む)


【課題】パワーMOSトランジスタにおいて、高い降伏電圧、高い出力電流および高速の動作速度を備えるのみならず、水平構造を備えるために、CMOSの製造工程で製作された一般的な集積回路と同一のチップ上に整合させる。
【解決手段】本発明のトレンチ型パワーMOSトランジスタはゲート導電体312と、絶縁層310とを備えたトレンチ型ゲート領域を具備する。絶縁層310は、ゲート導電体312と井戸領域308との間で薄い側壁領域を形成しており、ゲート導電体312と二重拡散のドーピング領域306との間で厚い側壁領域を形成するとともに、ゲート導電体312と深井戸領域304との間で厚い最下部領域を形成している。 (もっと読む)


【課題】結晶性シリコン薄膜トランジスタのオフ電流を低減させ、表示コントラストを向上させることが可能な表示装置を提供する。
【解決手段】基板SUB1上に形成されるゲート絶縁膜GIを介してゲート電極GTの上層に形成される第1の半導体層MSFと、第1の半導体層MSFの上面に形成され、凹部が形成される第2の半導体層ASFとからなる活性層と、凹部を挟んで対向配置される一対のコンタクト層CNLと、コンタクト層CNLの一方の上層に形成されるドレイン電極DTと、他方の上層に形成されるソース電極STと、活性層の上面及び前記ドレイン電極DTと前記ソース電極STの上面に連続して形成される保護膜PASiとを有する薄膜トランジスタを備え、凹部が形成されている領域の膜厚は160nm以上である装置。 (もっと読む)


【課題】p型MISトランジスタ及びn型MISトランジスタの特性を向上した相補型MISトランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】半導体装置の製造方法は、p型半導体領域10A及びn型半導体領域10Bを有する半導体基板101の上に、高誘電率膜106、アルミニウムからなる第1のキャップ膜107及びハードマスク108を順次形成する。次に、第1のキャップ膜107及びハードマスク108におけるn型半導体領域10Bの上に形成された部分を除去する。その後、半導体基板101の上に、実効仕事関数を低下させる効果を有する元素を含む第2のキャップ膜109を形成する。 (もっと読む)


【課題】フィン電界効果トランジスタのソース/ドレイン構造を提供する。
【解決手段】基板上のフィンチャネル本体110a、110b、フィンチャネル本体110a、110b、上に配置されたゲート電極115、およびフィンチャネル本体110a、110b、に隣接して配置され、どのフィン構造も実質的に含まない、少なくとも1つのソース/ドレイン(S/D)領域120a,120b及び125a,125bを含むフィン電界効果トランジスタ(FinFET)。 (もっと読む)


【課題】3Dピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板1と、一面1aから突出され、前記半導体からなる第1の突出部2と、一面1aに設けられた溝部1cに充填された第1の絶縁体3と、第1の突出部2に隣接して一面3aから突出され、第1の絶縁体3からなる第2の突出部4と、第1の突出部2の側面を覆うゲート絶縁膜5と、ゲート絶縁膜5を覆うゲート電極6と、第1の突出部2に設けられた上部拡散層13と、下部拡散層14と、第2の突出部4の側面を覆うとともにゲート電極6に接続された連結電極60と、第1の突出部2及び第2の突出部4を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極60に接するゲートコンタクト10と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。 (もっと読む)


【課題】製造工程中にピラー径の変動が小さいピラー型MOSトランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板対して垂直に立設する第1のピラー及び第2のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、第1のピラーの先端部及び基端周囲領域に形成された上部拡散層及び下部拡散層と、を備え、第2のピラーのゲート電極と隣接する第1のピラーのゲート電極とは接続されており、第1のピラーのゲート電極には第2のピラーのゲート電極を介して電位が供給され、第1のピラーと、該第1のピラーに隣接する第2のピラーの少なくとも一部とは平面視して、第1のピラー及び第2のピラーの側面を構成する面のうち、熱酸化速度及び/又はエッチング速度が最大の面に対して45°の方向に沿って配置されていることを特徴とする。 (もっと読む)


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