【課題】チャネルが上・下方向に形成されるピラーパターンの転倒現象を防止する半導体素子製造方法を提供する。
【解決手段】導電膜３３Ｂをパターニングして複数の開放領域を形成するステップと、各々の開放領域の側壁にゲート絶縁膜４１を形成するステップと、各々の開放領域内にピラーパターン４２を形成するステップと、ピラーパターン４２間の導電膜３３Ｂをエッチングし、ピラーパターン各々を覆うゲート電極３３Ｂを形成するステップを含む。ピラーパターン４２を基板３１のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域を埋め込む形態を取るためピラーパターン４２の転倒現象を防止することができ、ひいては半導体素子の信頼性および安全性を向上させる。 （もっと読む）

【課題】歪みの少ないゲート電極を有するＥＥＰＲＯＭやＮＡＮＤフラッシュメモリ等の半導体装置およびその製造方を提供する。
【解決手段】半導体基板１１と、半導体基板１１の主面に、第１ゲート絶縁膜１２を介して形成された第１ゲート電極１３と、第１ゲート電極１３上に第２ゲート絶縁膜１６を介して形成された第２ゲート電極１７と、第２ゲート電極１７上に形成されるとともに、中央部が外周部より厚く、且つ第２ゲート電極１７内に２段凸状に突出したシリサイド膜１８と、第１ゲート電極１３と、第２ゲート電極１７と、シリサイド膜１８の側壁にそれぞれ形成された酸化膜２１と、第１ゲート電極１３および第２ゲート電極１７を挟むようにゲート長方向に沿って形成されたソースドレイン不純物層１９と、を具備する。 （もっと読む）

【課題】シリコン酸化膜に対するポリシリコン膜の選択比を大きくすることができ、且つシリコン基材におけるリセスの発生を抑制することができるエッチング方法を提供する。
【解決手段】シリコン基材３５上にゲート酸化膜３６、ポリシリコン膜３７及び開口部３９を有するハードマスク膜３８が順に形成され、開口部３９に対応するポリシリコン膜３７のトレンチ４０内には自然酸化膜４１が形成されているウエハＷにおいて、自然酸化膜４１をポリシリコン膜３７がトレンチ４０の底部に露出するまでエッチングし、雰囲気の圧力を１３．３Ｐａに設定し、処理空間Ｓ２へＯ_２ガス、ＨＢｒガス及びＡｒガスを供給し、バイアス電圧の周波数を１３．５６ＭＨｚに設定してＨＢｒガスから発生したプラズマによってポリシリコン膜３７をエッチングして完全に除去する。 （もっと読む）

【課題】側面方位とキャリア極性に応じて歪み方向が最適化されたＦｉｎＦＥＴおよびナノワイヤトランジスタと、これを実現するＳＭＴを導入した製造方法を提供する。
【解決手段】半導体基板１４と、半導体基板１４の上部に形成され、半導体基板１４主面に平行な上面と、半導体基板１４主面に垂直な（１００）面の側面を有する直方体状半導体層４０と、直方体状半導体層４０内に形成されるチャネル領域１８と、チャネル領域１８の少なくとも側面上に形成されるゲート絶縁膜２０と、ゲート絶縁膜２０上のゲート電極３０と、直方体状半導体層４０内に、チャネル領域１８を挟み込むよう形成されるソース／ドレイン領域とを備え、チャネル領域１８に、半導体基板１４主面に対して垂直方向の圧縮歪みが印加されているｐＭＩＳＦＥＴを有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】隣接するマスクパターンが揃った状態に形成できるマスクパターンを提供する。
【解決手段】下地層のシリコン酸化膜７上にマスク用の多結晶シリコン膜８を形成する。その上にシリコン酸化膜９を成膜し、リソグラフィ処理でラインパターン９ａに加工し、シリコン窒化膜を膜厚ｄで形成しスペーサ加工する。スペース領域にシリコン酸化膜１２ａを埋め込み、シリコン窒化膜を除去して間隔ｄの空隙部を形成する。ラインパターン９ａ、１２ａを利用してＲＩＥ加工して多結晶シリコン膜８をエッチングし、さらにＣＤＥ加工で横方向にｗだけエッチングする。ラインパターン９ａ、１２ａを除去すると幅寸法Ａのラインパターン８ａを間隔Ｂを存したパターンを得ることができる。 （もっと読む）

【課題】ゲート電極形成時に発生する微小パーティクルに起因するゲート電極とコンタクトのショートを防止する。
【解決手段】半導体基板上に配置されたゲート電極膜に対してエッチングすることにより複数のゲート電極が形成される。第一の窒化膜が形成される。第一の窒化膜をエッチバックすることにより複数のゲート電極の間の領域の半導体基板が露出する。熱酸化により、ゲート電極の間の領域に形成されたゲート電極の一部が熱酸化膜に置換される。ゲート電極の間の領域にコンタクトが形成される。微小パーティクルによりエッチング時にゲート電極膜の端部に残りが発生しても、その残りを増速酸化膜に転化することができ、ショートを防止することができる。 （もっと読む）

【課題】膜厚の異なる半導体層上においても、良好にゲート電極を形成可能な半導体装置の製造方法を提供する。
【解決手段】絶縁体２上の膜厚の異なる半導体層３ａ，３ｂにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法である。まず、膜厚の異なる半導体層３ａ，３ｂを絶縁体上に形成する。そして、半導体層３ａ，３ｂ上にゲート絶縁膜５ａ，５ｂを形成し、ゲート絶縁膜５ａ，５ｂ上にゲート電極材料を積層する。パターニング時におけるフォトリソグラフィに影響を与えない膜厚を有する犠牲膜をゲート電極材料上に形成し、エッチングにより犠牲膜をパターニングするとともに、パターニングされた犠牲膜８ａをマスクに用いてゲート電極材料をパターニングしてゲート電極１１，１２を形成する。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにデータ処理システムを提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、第１素子分離領域Ｓ１に埋設され、第１ゲート絶縁膜１４１を介してフィン型チャネル１８５と接する第１ゲート電極１５１と、トレンチ１００に埋設され、第２ゲート絶縁膜１９１を介してフィン型チャネル１８５と接する第２ゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内において第２ゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１とを具備してなるトレンチゲート型ＭＯＳトランジスタＴｒを有する半導体装置１を採用する。 （もっと読む）

【課題】 製造工数の低減を図ることのできる構成の表示装置の提供。
【解決手段】 半導体層を被って形成されるゲート絶縁膜の上面に該半導体層を跨いでゲート電極が形成され、この半導体層の上面において前記ゲート電極上の領域を間にして互いに対向配置される一対の電極を備える薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、ｎ型薄膜トランジスタおよびｐ型薄膜トランジスタからなり、
前記ｎ型薄膜トランジスタおよびｐ型薄膜トランジスタのうち一方の薄膜トランジスタのゲート電極は、前記ゲート絶縁膜側に該ゲート電極の材料と異なる材料からなる金属層が形成され、
前記ｎ型薄膜トランジスタおよびｐ型薄膜トランジスタのうち少なくとも一方の半導体層にＬＤＤ層が形成されている。 （もっと読む）

【課題】コンタクトホールの深さに大きな差が存在するような場合であっても、焦点深度の不足の問題を回避してコンタクトホールを確実に高い精度で形成して、それぞれの導電領域にコンタクトする多層配線構造を確実に歩留まり良く形成する。
【解決手段】メモリセル領域１０Ａにおいては一対のゲート構造間に形成された拡散領域１７１ＡとＢＰＳＧ膜１８２に形成された配線パターン２２２との間の電気接続のため、予めポリシリコンプラグ１９１を、ゲート電極１４２に自己整合した状態で形成しておく。一方、周辺回路領域１０ＢにおいてはＢＰＳＧ膜１８１に、ゲート電極１４２及び前記拡散領域１７１Ｂと、ＢＰＳＧ膜１８２に形成された配線パターン２２２との間の電気的接続のため、コンタクトプラグ２１２を形成する。 （もっと読む）

【課題】半導体素子のゲートパターン形成工程の際にゲート電極膜をパターニングした後、ゲート電極膜の露出した表面、すなわちゲート電極膜の側壁を保護膜で包むことにより、後続の熱工程、洗浄工程およびエッチング工程の際にゲート電極膜の酸化を防止することが可能なフローティングゲート型フラッシュメモリの半導体素子およびその製造方法の提供。
【解決手段】半導体素子は、半導体基板１００上に順次積層されたトンネル絶縁膜１０１、フローティングゲート用導電膜１０２、誘電体膜１０３、コントロールゲート用導電膜１０４、およびタングステン膜で形成されたゲート電極膜１０５、並びに、ゲート電極膜１０５の側壁に、窒化膜１０７ａおよび酸化膜１０７ｂからなる二重膜で形成された保護膜１０７を含む。 （もっと読む）

【課題】ゲート絶縁膜とゲート電極を工夫することにより、ゲート空乏化を抑制しつつ実効仕事関数を制御することを可能とする。
【解決手段】Ｐ型の絶縁ゲート型電界効果トランジスタの第１トランジスタ２と、Ｎ型の絶縁ゲート型電界効果トランジスタの第２トランジスタ３とを有し、前記第１トランジスタ２のゲート絶縁膜２１と前記第２トランジスタ３のゲート絶縁膜２１は、前記ゲート電極側に金属不純物２２が存在していて、前記第１トランジスタ２のゲート電極２３ＮがＮ型のポリシリコンである、もしくは前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンである、もしくは前記第１トランジスタ２のゲート電極２３ＮがＰ型のポリシリコンであり前記第２トランジスタ３のゲート電極２３ＰがＰ型のポリシリコンであることを特徴とする。 （もっと読む）

【課題】組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１１に、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、ストッパ膜２５、及びシリコン材料膜２３ｂを順に有する第１の積層膜を備えたｐＭＯＳ領域１、離間して、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、及びシリコン材料膜２３ｂを順に有する第２の積層膜を備えたｎＭＯＳ領域２を形成し、第１及び第２の積層膜の側壁にオフセット膜３３、サイドウォール３５の形成、及びソース・ドレイン領域１５の形成を行い、ｐＭＯＳ領域１のシリコン材料膜２３ｂ及びストッパ膜２５を除去し、シリコン材料膜２３ａ上、及びｎＭＯＳ領域２のシリコン材料膜２３ｂ上にＮｉを堆積し、ｐＭＯＳ領域１にＮｉ_３Ｓｉを形成し、ｎＭＯＳ領域２にＮｉＳｉ_２を形成する。 （もっと読む）

【課題】本発明の目的は、金属微粒子分散体の基板への塗布と加熱処理による焼結により基板上に形成される金属膜の基板との密着性の向上を図り、耐環境性を向上させると共にメッキ下地膜などにも利用出来る金属膜積層体、及びその製造方法、並びにそれを用いた金属配線基板を提供する。
【解決手段】本発明の金属膜積層体は、有機金属化合物から形成される金属酸化物膜と金属微粒子分散体から形成される金属膜とを基板上に複数層積層し、基板上に形成される最初の膜は金属酸化物膜であることを特徴とする。 （もっと読む）

【課題】 ｎＭＩＳおよびｐＭＩＳに適したメタルゲート電極を有する実用的なＣＭＩＳＦＥＴの製造方法を提供する。
【解決手段】 半導体基板１の主面に素子分離領域２で分離したｐウェル３及びｎウェル４形成し、その上にゲート絶縁膜５、チタンナイトライド膜６、及び第一のポリシリコン膜７を積層形成した後、ウェル４上のポリシリコン膜７及びチタンナイトライド膜６を除去する。続いて、ｎウェル４のチタンナイトライド膜６上及びｐウェル３のポリシリコン膜７上にタングステン膜９及び第二のポリシリコン膜１０を積層形成した後、ｐウェル３上の第一のポリシリコン膜７表面に達するまで、ｐ及びｎウェル３、４上の第二のポリシリコン膜１０及びタングステン膜９を平坦化技術により、ｐウェル３上のタングステン膜９を除去する。その後、ゲート加工によりＣＭＩＳＦＥＴを形成する。 （もっと読む）

【課題】２つのゲート配線間の接続を容易に、かつ低抵抗で行えるデュアルゲート半導体装置を提供する。
【解決手段】半導体基板を準備する工程と、半導体基板上に、それぞれがゲート絶縁膜と第１ゲート金属膜とを含む、第１および第２の電極を形成する工程と、第１および第２の電極を埋め込むように、層間絶縁層を形成する工程と、第１および第２の電極の上部を層間絶縁層から露出させる工程と、第２の電極の第１ゲート金属膜を選択的に除去する工程と、第１および第２の電極を覆うように、層間絶縁層上に、第２ゲート金属膜およびゲート配線膜を堆積する工程と、第２ゲート金属膜とゲート配線膜をパターニングして、第１ゲート電極と第２ゲート電極とを形成するとともに、第１ゲート電極と第２ゲート電極とをゲート配線膜で接続する工程とを含む。 （もっと読む）

【課題】露光装備の最大解像度より微細なパターンを形成すること。
【解決手段】半導体基板上に第１のエッチングマスクパターンを形成する段階と、上記第１のエッチングマスクパターンに対応する段差を維持し得る厚さで第１のエッチングマスクを含む上記半導体基板上に補助膜を形成する段階と、上記第１のエッチングマスクパターンの側壁に形成された上記補助膜の間の空間に第２のエッチングマスクパターンを形成する段階と、上記第１のエッチングマスクパターン上に形成された上記補助膜を除去して両端の下部が互いに連結されて上記両端が上部に突出した第１の補助膜パターンを形成する段階と、上記第１のエッチングマスクパターン及び上記第２のエッチングマスクパターンを除去する段階及び上記第１の補助膜パターンの上記両端が隔離されるように上記両端間をエッチングして第２の補助膜パターンを形成する段階を含む。 （もっと読む）

【課題】基板上の膜にプラズマエッチングにより平行なライン状のパターンを形成するエッチング方法において、露光解像度以上に微細化したパターンの製造方法を提供する。
【解決手段】基板上の酸化膜２１上に、窒化膜２２、酸化膜２３、窒化膜の３層からなるマスク層を形成する。幅と間隔の等しく形成した窒化膜のマスクパターンの側壁にアモルファスシリコン層を堆積し、異方性エッチングにより側壁膜を形成する。これをマスクとして酸化膜２３をエッチングする。この上にアモルファスシリコン３８を堆積し、異方性エッチングにより側壁膜を形成する。これをマスクとして窒化膜２２をエッチングし、窒化膜２２からなる微細なマスクとする。 （もっと読む）

【課題】工程を増やすことなく、１枚のマザーガラス基板上に所望の部分にそれぞれ精密に配線の側面の角度を異ならせた配線を提供することを課題とする。
【解決手段】多階調マスクを用いることで１つのフォトレジスト層を１枚のマザーガラス基板から遠ざかる方向に向かって断面積が連続的に減少するテーパ形状を有するフォトレジスト層を形成する。１本の配線を形成する際、１枚のフォトマスクを用い、金属膜を選択的にエッチングすることで、場所によって側面形状（具体的には基板主平面に対する角度）が異なる１本の配線を得る。 （もっと読む）

【課題】マスク数の少ない薄膜トランジスタ及び表示装置の作製方法を提供する。
【解決手段】第１の導電膜１０２と、絶縁膜１０４と、半導体膜１０６と、不純物半導体膜１０８と、第２の導電膜１１０とを積層し、この上に多階調マスクを用いて凹部を有するレジストマスク１１２を形成し、第１のエッチングを行って薄膜積層体を形成し、該薄膜積層体に対してサイドエッチングを伴う第２のエッチングを行ってゲート電極層１１６Ａを形成し、その後ソース電極及びドレイン電極等を形成することで、薄膜トランジスタを作製する。 （もっと読む）