【課題】パターン形状に優れた、トリミング法によるパターン形成方法を簡易に実現できるようにする。
【解決手段】基板１０１の上に光酸発生剤を含むポジ型のレジスト膜１０２を形成する。その後、レジスト膜１０２に露光光を選択的に照射してパターン露光を行う。続いて、パターン露光が行われたレジスト膜１０２に第１の加熱を行い、加熱されたレジスト膜１０２に第１の現像を行って、第１のレジストパターン１０２ａを形成する。続いて、第１のレジストパターン１０２ａを、熱酸発生剤を含み且つポリマー及び架橋剤を含まない溶液１０４にさらし、溶液１０４にさらされた第１のレジストパターン１０２ａに第２の加熱を行う。その後、加熱された第１のレジストパターン１０２ａに第２の現像を行って、第１のレジストパターン１０２ａが縮小された第２のレジストパターン１０２ｂを得る。 （もっと読む）

【課題】 ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせし、寄生容量の発生を抑制する。
【解決手段】 透明ガラス基板１１０上に金属からなるソース電極１２０，ドレイン電極１３０を形成し、その上に、ＩｎＧａＺｎＯ_４からなる透明な酸化物半導体チャネル層１４０を形成し、その上面に透明な絶縁層１５０を形成する（図８(a) ）。その上に、ＩＴＯからなる導電層１８５を形成し、その上面をネガ型レジスト層１９１で覆う（図８(b) ）。基板下面にゲート形成用マスクＭ３を配置して下方から光を照射し、マスクＭ３の遮光領域によって生じる影とソース電極１２０およびドレイン電極１３０によって生じる影とが、レジスト層１９１の非露光領域となるような背面露光を行い、パターニングしてゲート電極層を形成する。 （もっと読む）

【課題】半導体基板に対して略垂直な形状のゲート電極を有する半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の主面１１ａにゲート絶縁膜１２を介して形成された金属含有膜１９を有するゲート電極膜３０上にマスク材３１を形成し、マスク材３１を用いてゲート電極膜３０をゲート絶縁膜１２が露出するまで異方性エッチングし、ゲート電極１３を形成する工程と、金属含有膜１９を酸化し、金属含有膜１９の側壁に酸化膜３４を形成する工程と、ゲート絶縁膜１２を等方性エッチングし、半導体基板１１上に露出したゲート絶縁膜１２を除去するとともに、半導体基板１１と金属含有膜１９との間に挟まれたゲート絶縁膜１２を後退させる工程と、金属含有膜１９を選択的に等方性エッチングし、金属含有膜１９のゲート絶縁膜１２より外側に突出した部位を除去する工程と、を具備する。 （もっと読む）

【課題】側壁転写プロセスによりパターンを形成するときに、被加工膜の加工形状差を抑制できるようにする。
【解決手段】シリコン窒化膜１０の上にシリコン酸化膜１１を形成し、リソグラフィによりパターニングし、シリコン酸化膜１１をスリミング技術によりスリミングし、シリコン酸化膜１１の上面および側面並びにシリコン窒化膜１０の上面上に沿って非晶質シリコン膜１３を堆積する。非晶質シリコン膜１３を異方性エッチング処理することでシリコン酸化膜１１の側面に沿ってスペーサ状に残留させる。次に、シリコン酸化膜１１の上端１１ａが非晶質シリコン膜１３の上端１３ａよりも低くなるようにエッチング処理し、非晶質シリコン膜１３の上面１３ｂを上に凸となる湾曲面に形成する。 （もっと読む）

【課題】導電層と絶縁層とが積層された構造に貫通ホールを一括して形成可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上にシリコン酸化物を含む絶縁層１７とシリコンを含む導電層ＷＬとの積層体を形成する工程と、絶縁層１７及び導電層ＷＬを貫通するホール５０を積層体に形成する工程とを備え、ホール５０の形成工程は、積層体上にシリコン酸化物を含む第１のマスク層４１を形成する工程と、第１のマスク層４１をマスクにして導電層ＷＬをエッチングする工程と、第１のマスク層４１上に絶縁層１７よりもシリコン含有量が多い第２のマスク層４２を形成し第２のマスク層４２をマスクにして、絶縁層１７をエッチングする工程とを有する。 （もっと読む）

【課題】低抵抗な電極部を有し、且つパターニング工程数の削減可能な半導体装置及びその製造方法を提供する。
【解決手段】拡散層が形成された半導体基板の上に第１の金属層を形成する工程と、前記第１の金属層の上に開口部を有する絶縁層を形成する工程と、前記絶縁層の開口部において、前記第１の金属層の上に第２の金属層を形成する工程と、前記絶縁層を除去する工程と、前記第２の金属層の露出面に前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を被覆する工程と、前記第３の金属層をマスクとして前記第１の金属層を除去することにより、前記第１の金属層と前記第２の金属層と前記第３の金属層とを有する電極配線を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。 （もっと読む）

【課題】コンタクト領域の欠損を抑制する技術を提供する。
【解決手段】半導体装置の製造方法は、基板上方に導電膜を形成し、導電膜上に補助パターンを形成し、導電膜及び補助パターンを覆うように金属膜を形成し、金属膜をエッチバックし、補助パターンの側面にサイドウォール膜を形成し、補助パターンを除去し、導電膜及びサイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成し、レジストパターンをマスクとしてエッチングによりサイドウォール膜の露出している部分を除去し、サイドウォール膜をマスクとして導電膜をエッチングして、ゲート電極及びゲート電極と導通するコンタクト領域を形成し、露出している部分が除去されることにより導電膜上に残存するサイドウォール膜の形状は、ゲート電極及びコンタクト領域の形状に対応し、補助パターンの形状は、コンタクト領域の形状に対応するサイドウォール膜の少なくとも三辺と接する。 （もっと読む）

【課題】ゲート電極とコンタクト配線のショート不良を防止できる半導体装置の製造方法を提供する。
【解決手段】半導体基板３２上にゲートハードマスク、ゲート電極３４及びゲート絶縁膜３３を形成する。ゲートハードマスクの線幅をゲート電極よりも狭くした後、Ｓ／Ｄエクステンション３６を形成する。全面にシリコン酸化膜を堆積形成し、エッチバックしてゲート電極の側壁から上面の一部上に渡って連続的に残存させた絶縁部材３７を形成する。ゲートハードマスクを除去した後、ゲート電極と絶縁部材をマスクにしてコンタクトジャンクション３８を形成する。金属シリサイド膜を形成後、シリコン窒化膜４０と層間絶縁膜４１を順次堆積形成する。層間絶縁膜にコンタクトホールを形成し、続いてシリコン酸化膜との選択比が高い異方性エッチングによってシリコン窒化膜を除去することでコンタクトホールを開孔し、コンタクト配線４３を形成する。 （もっと読む）

【課題】
メタルゲートを有するｐチャネルＭＩＳトランジスタとメタルゲートを有するｎチャネルＭＩＳトランジスタとを、少ない工程数で形成する。
【解決手段】
半導体装置は、シリコン層を有する半導体基板と、半導体基板に画定されたｎ型活性領域とｐ型活性領域と、ｎ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有し、表面にＡｌを含有する第１高誘電率ゲート絶縁膜と、ｐ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有する第２高誘電率ゲート絶縁膜と、第１高誘電率ゲート絶縁膜および第２高誘電率ゲート絶縁膜の各々の上に形成され、ｎチャネルトランジスタに適した仕事関数を有する金属又は金属化合物を含む材料で形成された、第１ゲート電極および第２ゲート電極と、を有することを特徴とする。 （もっと読む）

【課題】プログラマブルＭＯＳＦＥＴ（１０５）とロジックＭＯＳＦＥＴ（１１０）とを含むメモリデバイスを同一チップ上に形成する。
【解決手段】半導体基板を被う層状ゲート積層体の成形から始まり、層状ゲート積層体の高ｋゲート電極層上で停止するよう金属ゲート電極層にパターンを形成して、半導体基板上に第１、第２ゲート金属ゲート電極（１６、２１）を形成するメモリデバイスの製法が提供される。次のプロセスで、高ｋゲート誘電体層の一部を被う少なくとも１つのスペーサ（５５）を第１ゲート電極（１６）に形成する。高ｋゲート誘電体層の露出された残存部分をエッチングし、第１金属ゲート電極のサイドウォールを越えて延びる部分を有する第１高ｋゲート誘電体（１７）及び第２金属ゲート電極（２１）のサイドウォールに整合されたエッジを有する第２高ｋゲート誘電体（２２）を形成する。 （もっと読む）

【課題】 サドルフィン形態のチャンネルを形成する際に、ゲートパターンとプラグとの間のブリッジ発生を防止することが可能な半導体素子およびその製造方法を提供する。
【解決手段】 半導体素子は、半導体基板と、半導体基板内に活性領域を限定するように形成された素子分離膜と、活性領域および素子分離膜に形成されたゲート用リセスパターンと、リセスパターン内およびリセスパターン上に形成されたゲートパターンと、ゲートパターンを覆うように形成されたゲートスペーサとを含み、ゲート用リセスパターンは、活性領域では第１深さを有し、素子分離膜では第１深さよりも深い第２深さを有し、ゲートパターンと素子分離膜のゲート用リセスパターン上部側面との間には空間が形成されて、ゲートスペーサが前記空間を埋め立てる。 （もっと読む）

【課題】ゲートストリップを二回のカット工程によって端部を改善する製造方法の提供。
【解決手段】第１アクティブ領域４０と、第２アクティブ領域４２とを有する基板を提供するステップと、基板にゲート電極層を形成するステップと、第１ゲートストリップ６０と、第１ゲートストリップに実質的に平行する第２ゲートストリップ６２と、第１アクティブ領域と第２アクティブ領域の間に位置して、第１ゲートストリップと第２ゲートストリップに平行していないが、互いに接続する犠牲ストリップ６６とを残すように、ゲート電極層をエッチングするステップと、第１ゲートストリップと第２ゲートストリップの一部を覆い、犠牲ストリップ及び第１ゲートストリップと第２ゲートストリップの一部を開口部に露出させる遮蔽部を形成するステップと、開口部に露出される犠牲ストリップ及び第１ゲートストリップと第２ゲートストリップの一部をエッチングするステップを含む。 （もっと読む）

【課題】配線層に新たな機能を有する素子を設けた半導体装置を提供する。
【解決手段】半導体基板上に形成された第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。 （もっと読む）

【課題】露光マスク数を削減することでフォトリソグラフィ工程を簡略化し、酸化物半導体を有する半導体装置を低コストで生産性よく作製することを課題の一とする。
【解決手段】チャネルエッチ構造の逆スタガ型薄膜トランジスタを有する半導体装置の作製方法において、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたマスク層を用いて酸化物半導体膜及び導電膜のエッチング工程を行う。エッチング工程において、第１のエッチング工程は、エッチングガスによるドライエッチングを用い、第２のエッチング工程はエッチング液によるウエットエッチングを用いる。 （もっと読む）

【課題】露光マスク数を削減することでフォトリソグラフィ工程を簡略化し、酸化物半導体を有する半導体装置を低コストで生産性よく作製することを課題の一とする。
【解決手段】チャネルエッチ構造の逆スタガ型薄膜トランジスタを有する半導体装置の作製方法において、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたマスク層を用いて酸化物半導体膜及び導電膜のエッチング工程を行う。エッチング工程は、エッチングガスによるドライエッチングを用いる。 （もっと読む）

【課題】電子デバイスの更なる微細化及び高集積化が進んでも、リソグラフィー及びエッチングにより被加工対象の極めて高い寸法精度を達成し、信頼性の高い電子デバイスを実現する。
【解決手段】被加工対象上に形成されたレジスト膜を加工してレジストパターンを形成する工程と、レジストパターンをマスクとして、所定のエッチング条件で被加工対象をエッチングする工程とを実行する際に、形成されたレジストパターンの寸法及び形状（膜厚及びテーパ角度）を測定し、測定されたレジストパターンの寸法及び形状に基づいて前記エッチング条件を調整する。 （もっと読む）

【課題】パターニングされた被エッチング膜のシリサイド化を簡便に行うことのできる半導体素子の製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、ポリシリコン膜２１上にＳｉＯ_２ 膜２２をパターンニングし、ＳｉＯ_２ 膜２２を覆うようにポリシリコン膜２３を堆積した後、ＳｉＯ_２ 膜２２の側壁部分にポリシリコン電極２３ａを形成する。次いで、ＳｉＯ_２ 膜２２を除去した後、堆積したＳｉＯ_２ 膜２４をエッチバックして電極２３ａの側壁部にＳｉＯ_２ からなるサイドウォール２４ａを形成する。次いで、サイドウォール２４ａの間にポリシリコンを埋め込むことによってポリシリコン電極２３ｂを形成し、サイドウォール２４ａを除去して、ポリシリコン膜２１およびポリシリコン電極２３ａ，２３ｂをエッチバックすることでポリシリコン膜２１をパターンニングする。 （もっと読む）

【課題】弊害なくたわみを回避できる蒸着用マスクを提供する。
【解決手段】被蒸着体であるウェハと接するウェハ対向面と、該ウェハ対向面と反対の面であり蒸着源と対向する蒸着源対向面１５と、該ウェハ対向面と該蒸着源対向面１５とを貫通する開口を有するマスク開口領域１４と、該開口の形成されない領域である無効領域１２とを有する。そして、該蒸着源対向面１５の該無効領域１２に付加された線状の補強部材１６を備えることを特徴とする。 （もっと読む）

【課題】表示パネルに設けられる共通接続部として適した構造を提供することを目的の一とする。
【解決手段】画素部の外側領域に設けられる共通接続部は、ゲート絶縁層と同じ層で形成された絶縁層上に、第２酸化物半導体層と同じ層で形成された酸化物半導体層と、導電層と同じ層で形成された導電層（共通電位線とも呼ぶ）とが積層された構成を有し、第１酸化物半導体層上に設けられた層間絶縁層の開口部を介して導電層（共通電位線とも呼ぶ）が共通電極と接続しており、画素電極と対向する電極が導電性粒子を介して共通電極と電気的に接続する。 （もっと読む）

【課題】疎部及び密部のそれぞれにおいて、所望の寸法のデバイスパターンを簡単にエッチングにより形成できるようにする。
【解決手段】金属層１２上に２層のマスク層１３，１４を形成する工程と、２層のマスク層１３，１４に対して、各層ごとに、デバイスパターンを疎に形成する疎部または密に形成する密部におけるＣＤシフト量を調整する１種類のエッチングパラメータを変更させてエッチングを行い、マスクパターン１３−１〜１３−４，１４−１〜１４−４を形成する工程と、マスクパターン１３−１〜１３−４を用いて金属層１２をエッチングし、ゲート電極１２−１〜１２−４を形成する。 （もっと読む）