【課題】歩留り良く製造可能なトランジスタ、トランジスタの製造方法、表示装置および電子機器を提供する
【解決手段】ゲート電極と、絶縁層を間にして前記ゲート電極に対向する半導体層と、
前記半導体層上のエッチングストッパ層と、前記半導体層上の、少なくとも前記エッチングストッパ層の両側に設けられた一対のコンタクト層と、前記半導体層に前記一対のコンタクト層を介して電気的に接続されると共に前記絶縁層に接するソース・ドレイン電極と、を備えたトランジスタ。 （もっと読む）

【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】良好な電気的特性が得られる不揮発性記憶素子及びその製造方法を提供する。
【解決手段】第１の配線１０３と、第１の配線１０３上に形成され、第１の配線１０３に接続される第１のプラグ１０７及び第２のプラグ１０８と、第１電極１０９、第２電極１１３、及び抵抗変化層１１２を有し、第１のプラグ１０７上に形成され、第１電極１０９が第１のプラグ１０７と電気的に接続されている抵抗変化素子１１４と、抵抗変化素子１１４上に形成され、第２電極１１３と電気的に接続されている第２の配線１１９と、第２のプラグ１０８上に形成され、第２のプラグ１０８と電気的に接続されている第３の配線１２１とを備え、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成され、かつ第２の配線１１９の上面と第３の配線１２１の上面とが略同一平面内に形成されている。 （もっと読む）

【課題】ソース電極およびドレイン電極間におけるオフリーク電流の低減を課題とする。
【解決手段】本発明の一態様は、ゲート電極１０１と、前記ゲート電極を覆うように形成されたゲート絶縁膜１０２，１０３と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する活性層１０４と、前記活性層の側面及び前記ゲート絶縁膜の上に形成されたシリコン層１０５，１０６と、前記シリコン層上に形成されたソース電極１０７ａおよびドレイン電極１０７ｂと、を具備し、前記活性層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置である。 （もっと読む）

【課題】ソース電極およびドレイン電極と有機半導体層とにおける電荷注入効率の向上と性能の確保とを両立させることが可能な薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタは、エッチングガスと反応可能な金属元素および半金属元素のうちの少なくとも一方を含む金属含有材料により形成された有機半導体層と、互いに離間されたソース電極およびドレイン電極と、有機半導体層とソース電極およびドレイン電極とが重なる領域において有機半導体層とソース電極およびドレイン電極との間に挿入され、エッチングガスと反応可能な金属元素および半金属元素のうちの少なくとも一方を含まない非金属含有材料により形成された有機導電層とを備える。 （もっと読む）

【課題】半導体処理の方法が提供される。
【解決手段】いくつかの実施形態によれば、高い有効仕事関数を有する電極が形成される。この電極は、トランジスタのゲート電極であってもよく、導電材料の第１の層を堆積し、第１の層を水素含有ガスに露出し、第１の層に導電材料の第２の層を堆積することにより、ｈｉｇｈ−ｋゲート誘電体に形成されてもよい。第１の層は、基板がプラズマ又はプラズマ発生ラジカルに露出されないプラズマ無しプロセス（ｎｏｎ−ｐｌａｓｍａ ｐｒｏｃｅｓｓ）を用いて堆積される。第１の層が露出される水素含有ガスは、励起された水素種を含んでもよく、これは水素含有プラズマの一つであってもよく、水素含有ラジカルであってもよい。第２の層を堆積する前に、第１の層もまた、酸素に露出されてもよい。ゲートスタックのゲート電極の仕事関数は、いくつかの実施形態において約５ｅＶ又はそれ以上であってもよい。 （もっと読む）

【課題】半導体基板の表面のＡｌ層の表面が荒れることを抑制しつつ、リフトオフの後に溶解層が剥離せずに残ることを防止し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１２の表面にＡｌ層１４を形成し、Ａｌ層１４の表面にＴｉＮ層１６を形成し、ＴｉＮ層１６の表面の一部に絶縁層２０を形成し、ＴｉＮ層１６と絶縁層２０の表面に溶解層を形成し、溶解層の表面にレジスト層を形成し、溶解層とレジスト層の一部を除去して溶解層開口部を形成してＴｉＮ層１６の一部を露出させ、レジスト層の表面、及び、露出したＴｉＮ層１６の一部の表面にＴｉ層３０及びＮｉ層４０を形成し、アルカリ溶液によって溶解層を溶解させることにより、溶解層とともに、レジスト層とその表面に形成されたＴｉ層及びＮｉ層を除去する。 （もっと読む）

【課題】表示装置に含まれるＴＦＴのゲート電極と、ソース電極及びドレイン電極との間の絶縁耐圧が低くなる場合がある。
【解決手段】表示装置であって、基板上に形成されるゲート電極と、前記ゲート電極上に、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層上に形成されたソース配線と、前記半導体層上に形成されたドレイン配線と、を有し、前記半導体層は、前記ゲート電極の上方に形成されたチャネル層と、前記チャネル層の両側に、それぞれ前記ソース配線またはドレイン配線を介して分離して形成されたエッチング防止層と、を有する、ことを特徴とする。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】微細化を達成するとともに、ゲート電極等の信頼性を確保する半導体装置の製造方法を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれのゲート形成領域において、Ｎ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を、Ｐ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第３の金属含有膜Ｆ３を形成し、第１の金属含有膜Ｆ１上及び第３の金属含有膜Ｆ３上に第２の金属含有膜Ｆ２を形成し、Ｎ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第１の金属含有膜Ｆ１の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第３の金属含有膜Ｆ３の仕事関数よりも小さい。 （もっと読む）

【課題】ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおけるアスペクト比の大きいコンタクト構造において、素子分離絶縁膜および不純物拡散層のオーバエッチングを抑制して、接合リークを抑制することを課題とする。
【解決手段】周辺ＭＯＳトランジスタを覆う第１エッチングストッパ層１２１と、ＤＲＡＭメモリセルのキャパシタ部上層に第２エッチングストッパ層１２２が形成され、周辺ＭＯＳトランジスタの不純物拡散層１１３は、第１、第２エッチングストッパ層１２１、１２２を貫通する電極層１３１により、上記キャパシタ部上層に形成された金属配線層と接続され、不純物拡散層１１３の少なくとも一つは素子分離絶縁膜１０２の境界上に電極層１３１を接続し、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法は、不純物拡散層１１３の接合深さ寸法もより短く形成されたものである。 （もっと読む）

【課題】有機ＥＬディスプレイや液晶ディスプレイなどの表示装置において、エッチストッパー層を設けなくてもウェットエッチング時の加工性に優れた配線構造を提供する。
【解決手段】本発明の配線構造は、基板の上に、基板側から順に、薄膜トランジスタの半導体層と、金属配線膜とを有しており、前記半導体層と前記金属配線膜との間にバリア層を有する配線構造であって、半導体層は酸化物半導体からなり、バリア層は、高融点金属系薄膜とＳｉ薄膜の積層構造を有し、Ｓｉ薄膜は半導体層と直接接続している。 （もっと読む）

【課題】新規な構造の半導体装置あるいはその作製方法を提供することを課題とする。例えば、高電圧若しくは大電流で駆動されるトランジスタの信頼性向上を図ることを課題とする。
【解決手段】トランジスタの信頼性向上を図るため、電界集中を緩和するバッファ層をドレイン電極層（またはソース電極層）と、酸化物半導体層との間に設け、バッファ層の端部をドレイン電極層（またはソース電極層）の側面から突出させた断面形状とする。バッファ層は、単層又は複数の層からなる積層で構成し、例えば窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、ＳｉＯｘを含むＩｎ−Ｓｎ−Ｏ膜などを用いる。 （もっと読む）

【課題】半導体デバイスを提供する。
【解決手段】理論的な金属：酸素化学量論比を有する高kゲート誘電体、前記高ｋゲート誘電体の上部に設置された、Mを遷移金属として、組成がM_xAl_yで表されるアルミナイドを含むNMOS金属ゲート電極、および前記高ｋゲート誘電体の上部に設置された、アルミナイドを含まないPMOS金属ゲート電極、を有するCMOS半導体デバイス。 （もっと読む）

【課題】電気特性及び信頼性の高い薄膜トランジスタを有する半導体装置を提案することを課題とする。
【解決手段】基板上に形成されたゲート電極と、ゲート電極上に形成された酸素過剰のＳｉＯ_Ｘ膜と、ＳｉＯ_Ｘ膜上に形成された酸化物半導体膜と、を有する半導体装置。 （もっと読む）

【課題】高性能、高信頼性のトランジスタを有する半導体装置を作製する技術を提供する。
【解決手段】配線層を導電層から形成する際に酸化物半導体層を保護するための保護導電膜を酸化物半導体層と導電層との間に形成して、２段階のエッチングを行う。第１のエッチング工程には、保護導電膜は導電層よりエッチングされにくく、導電層と保護導電膜とのエッチング選択比が高い条件で行うエッチング方法を採用し、第２のエッチング工程には、保護導電膜は酸化物半導体層よりエッチングされやすく、保護導電膜と酸化物半導体層とのエッチング選択比が高い条件で行うエッチング方法を採用する。 （もっと読む）

【課題】接続不良の発生を抑制することのできる、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、所定ピッチで所定の幅の素子領域が形成された半導体基板と、半導体基板上に積層された層間絶縁膜と、層間絶縁膜の上面から半導体基板の素子領域にかけて設けられ素子領域に接続される第１コンタクトとを備える。第１コンタクトは、素子領域上の層間絶縁膜に形成された素子領域の幅よりも大きい径を有するコンタクトホールと、コンタクトホールの底部に設けられ、素子領域に達する開口を有するスペーサ膜と、スペーサ膜の開口を介して素子領域に接続されるようにコンタクトホール内に埋め込まれたコンタクトプラグとを有する。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】 ビアホール上にオーミック電極が形成された半導体装置において、装置の小型化を図ること。
【解決手段】 本半導体装置は、基板１０と、基板１０上に形成された半導体層１２と、半導体層上１２に形成されたソースまたはドレイン電極を構成するオーミック電極２０と、を備え、基板１０及び半導体層１２には、基板１０及び半導体層１２を貫通するビアホール３０が形成され、ビアホール３０は、少なくとも半導体層を貫通する第１ビアホール３２と、第１ビアホール３２下の基板１０に形成された、第１ビアホール３２より開口断面積が大きい第２ビアホール３４と、を含み、オーミック電極２０は、第１ビアホール３２の上に設けられている。 （もっと読む）

【課題】極めて薄い金属膜からなるエミッタおよびゲートフィンガー電極を有する圧接型ＩＧＢＴにおけるエッチングにおいて、エッチング厚さの厳密な制御を必要とすることなく、所望の厚さを有するエミッタおよびゲートフィンガー電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】圧接型半導体に用いる半導体装置の製造方法であって、Ｓｉ基板上に第１Ａｌ層を形成する工程と、所望のエミッタ電極およびゲートフィンガー電極形状となるよう第１Ａｌ層の一部をエッチングする工程と、第１Ａｌ層上にＡｌ以外の金属からなる下地層を形成する工程と、下地層上に第２Ａｌ層を形成する工程と、第２Ａｌ層のうちエミッタ電極に相当する部分にレジストを塗布する工程と、レジストを塗布した部分以外の第２Ａｌ層をエッチングする工程と、レジストを塗布した部分以外の下地層をエッチングする工程と、レジストを除去する工程とを有する。 （もっと読む）