【課題】新規な半導体装置の製造方法を提供する。
【解決手段】ＳｉＮ層にＰおよびＯを注入する工程と、前記ＳｉＮ層に注入されたＰおよびＯをＨ₂Ｏと反応させ、前記ＳｉＮ層をエッチングする工程とを有する方法により、半導体装置を製造する。特に、半導体装置を形成するにあたり、狭スペースで高アスペクト比の溝サイドウォールを形成する工程や、埋め込み型ビット線を形成する工程に、上記のようにＳｉＮ層をエッチングすることができる。 （もっと読む）

【課題】チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【解決手段】半導体基板１１に形成されたチャネル領域１２と、前記チャネル領域１２の一方側に形成されたソース領域１９と、前記チャネル領域１２の他方側に形成されたドレイン領域２０と、前記チャネル領域１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記チャネル領域１２に応力を印加する第１、第２応力導入層２１、２３を有し、前記チャネル領域１２と前記ソース領域１９とのｐｎ接合境界と、前記チャネル領域１２と前記ドレイン領域２０とのｐｎ接合境界の間に、前記ソース領域１９側の応力分布のピークと前記ドレイン領域２０側の応力分布のピークが位置する。 （もっと読む）

【課題】キャパシタの下部電極のダメージを抑制することができる半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置は、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とすることを特徴とする。 （もっと読む）

【課題】フォトリソグラフィーのプロセスマージンを確保すると共に、ゲート電極とコンタクトプラグとの短絡が生じにくい半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、層間絶縁膜１１４の上に第１の下部開口部１１５ａを有する第１のマスク層１１５を形成する工程と、第１のマスク層１１５の上に第１の下部開口部１１５ａを通して層間絶縁膜１１４を露出する第１の上部開口部１１６ａを有する第２のマスク層１１６を形成する工程とを備えている。第１の下部開口部１１５ａは、隣接するゲート電極１０２同士の間に形成され、ゲート電極１０２と平行な方向に延びる長辺と、ゲート電極１０２と交差する方向に延びる短辺とを有する平面方形状である。第１の上部開口部１１６ａは、各辺の長さが第１の下部開口部１１５ａの短辺よりも長い平面方形状である。 （もっと読む）

【課題】ＰＭＩＳトランジスタのソースドレイン電極に高濃度のゲルマニウムを含むシリコンゲルマニウム層を用いても、シリコンゲルマニウム層に格子緩和を生じさせることなく、ソースドレイン電極の上部にシリコン層又は金属シリサイド層を形成できるようにする。
【解決手段】半導体装置は、ｎ型半導体領域１００の上にゲート絶縁膜１０１を介在させて形成されたゲート電極１０２と、その両側方に形成されたｐ型のソースドレイン電極１５０とを有している。ソースドレイン電極１５０は、ｎ型半導体領域１００に設けられた各リセス部１００ａに、その底部から少なくともチャネル領域の深さにまで形成されたシリコンゲルマニウム層１１１と、その上に形成され、炭素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含むカーボンドープドシリコンゲルマニウム層１１２と、その上に形成された金属シリサイド層１１５とから構成される。 （もっと読む）

【課題】長期絶縁破壊耐性を改善することが可能で、高信頼の炭化珪素半導体装置の製造方法を提供する。
【解決手段】 炭化珪素からなる基板１を不活性ガス雰囲気中で酸化温度まで昇温する段階、酸化温度において基板１上に酸化ガスを導入して基板１の表面を熱酸化する段階、酸化温度において基板１上を不活性ガス雰囲気として熱酸化を停止する段階により、ゲート酸化膜９を成長する工程と、ゲート酸化膜９上に多結晶シリコン膜を成膜し、多結晶シリコン膜を選択的に除去してゲート電極７を形成する工程と、ゲート電極７の少なくとも側面を酸化して、多結晶シリコン熱酸化膜８を形成する工程とを備える。 （もっと読む）

【課題】光電変換デバイスの表面に高アスペクト比の配線を容易に形成する。
【解決手段】基板Ｗ表面を走査移動する第１吐出部５２から、光硬化性樹脂を有する隔壁材料Ａ1を吐出し、その後方でＵＶ光を照射することにより硬化させる。さらに後方を移動する第２吐出部５４から配線材料を吐出させる。このとき、配線材料の吐出位置の周縁部には隔壁Ｂ1，Ｂ2が形成されているので、配線材料は面方向に広がることがなく、高アスペクト比の配線ＣＷを形成することができる。隔壁Ｂ1，Ｂ2については、封止材と同等の屈折率を有する材料を使い配線とともに封止するか、光照射により半硬化状態として配線形成後に熱処理により揮発させる。 （もっと読む）

【課題】MOSトランジスタとバイポーラトランジスタとが混載された半導体装置とその製造方法において、半導体装置の信頼性を高めること。
【解決手段】シリコン基板２０素子分離絶縁膜２４を形成する工程と、シリコン基板２０に低電圧p型MOSトランジスタTR_LVP用のLDD領域４５を形成する工程と、シリコン基板２０に高電圧p型MOSトランジスタTR_HVP用のLDD領域５５をLDD領域４５よりも深く形成するのと同時に、シリコン基板２０にバイポーラトランジスタTR_BIP用の第１のエミッタ領域４６を形成する工程と、各領域４５、４６、５５におけるシリコン基板２０の表層に高融点金属シリサイド層７０を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】導電層を自己整合的に形成する場合において、第１の拡散層コンタクトプラグのコンタクトマージンを比較的大きく取る。
【解決手段】半導体装置１０は、第１のシリコンピラー１４Ａと、第１のシリコンピラー１４Ａの上面に設けられ、導電性材料が充填されたスルーホール３０ａを有する層間絶縁膜３０と、スルーホール３０ａの上側開口部に設けられた第１の拡散層コンタクトプラグＤＣ１とを備え、スルーホール３０ａの下側開口部の面積は前記第１のシリコンピラー１４Ａの上面の面積に等しくなっているとともに、スルーホール３０ａの上側開口部の面積はスルーホール３０ａの下側開口部の面積より大きくなっており、それによって、スルーホール３０ａ内の導電性材料の第１の拡散層コンタクトプラグＤＣ１との接続面の面積が第１のシリコンピラー１４Ａの上面の面積より大きくなっている。 （もっと読む）

【課題】ＥＯＴの増大及びキャリア移動度の低下を抑制しつつ、半導体基板表面に形成されている酸化膜と高誘電率絶縁膜との界面に、しきい値電圧を低減する電気双極子を形成可能な金属を添加する。
【解決手段】半導体基板１００上にゲート絶縁膜１４０を介してゲート電極１５０が形成されている。ゲート絶縁膜１４０は、酸素含有絶縁膜１０１と、第１の金属を含む高誘電率絶縁膜１０２とを有する。高誘電率絶縁膜１０２は、第１の金属とは異なる第２の金属をさらに含む。高誘電率絶縁膜１０２における第２の金属の組成比が最大になる位置は、高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面及び高誘電率絶縁膜１０２とゲート電極１５０との界面のそれぞれから離れている。 （もっと読む）

【課題】パワーＭＯＳＦＥＴにおいては、アルミニウム系ソース電極下のアルミニウム拡散バリア・メタル膜として、チタンおよび窒化チタンからなるチタン系バリア・メタル膜が広く使用されている。しかし、本願発明者らが検討したところによると、チタン系バリア・メタル膜を使用すると、ウエハの反りが増大して、ウエハ・ハンドリングが困難となり、ウエハ割れやウエハ欠け等の問題が不可避となることが明らかとなった。この傾向は、最小寸法が０．３５マクロ・メートル以下の製品において特に顕著である。
【解決手段】本願発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜（ＴｉＷ等のタングステンを主要な成分とする合金膜）をスパッタリング成膜によって形成する際、スパッタリング成膜チャンバの気圧を１．２パスカル以下とするものである。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】写真製版プロセスのマージンを大幅に拡大でき、かつマイクロローディング効果を低減することによって「開口不良」を抑制できるとともに「ショート」のプロセス裕度を確保しやすくし、かつコンタクト抵抗を低減できる半導体装置の製造方法を提供する。
【解決手段】活性領域に対して傾斜して延びるようにゲート電極層５０と窒素を含む絶縁膜２とが積層される。シリコン酸化膜５が形成される。活性領域の幅より大きくかつ互いに隣り合う活性領域のピッチより小さい帯状の開口パターンが絶縁膜２に形成され、開口パターンから１対の不純物拡散領域の各々が露出させられる。開口パターンが導電層２３で埋め込まれる。導電層２３から１対の不純物拡散領域の各々に電気的に接続されたプラグ導電層２３ａ、２３ｂが形成されるとともに、プラグ導電層２３ａ、２３ｂの各上面と絶縁膜２の上面とが同一平面とされる。 （もっと読む）

【課題】保護素子としてＳＢＤを搭載したＭＯＳＦＥＴにおいては、ＳＢＤの特性を確保するためアルミニウム・ソース電極下のアルミニウム拡散バリア・メタル膜として、ＴｉＷ（タングステンを主要な成分とする合金）膜が使用される。しかし、本願発明者らが検討したところによると、タングステン系バリア・メタル膜はＴｉＮ等のチタン系バリア・メタル膜と比べて、バリア性が低い柱状粒塊を呈するため、比較的容易にシリコン基板中にアルミニウム・スパイクが発生することが明らかとなった。
【解決手段】本願発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜をスパッタリング成膜によって形成する際、その下層をウエハ側にバイアスを印加したイオン化スパッタにより成膜し、上層をウエハ側にバイアスを印加しないスパッタにより成膜するものである。 （もっと読む）

【課題】高誘電率ゲート絶縁膜及びメタルゲート電極を備えたＣＭＩＳＦＥＴの生産性や性能を向上させる。
【解決手段】半導体基板１の主面にゲート絶縁膜用のＨｆ含有絶縁膜５を形成し、その上に窒化金属膜７を形成し、窒化金属膜７上のフォトレジストパターンをマスクにしたウェットエッチングによって、ｎチャネル型ＭＩＳＦＥＴ形成予定領域であるｎＭＩＳ形成領域１Ａの窒化金属膜７を選択的に除去する。それから、希土類元素を含有するしきい値調整層８を形成し、熱処理を行って、ｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５をしきい値調整層８と反応させるが、ｐチャネル型ＭＩＳＦＥＴ形成予定領域であるｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５は、窒化金属膜７があるためしきい値調整層８とは反応しない。その後、未反応のしきい値調整層８と窒化金属膜７を除去してから、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂにメタルゲート電極を形成する。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】ゲート配線に達するコンタクトホールを確実に形成し得る半導体装置及びその製造方法を提供する。
【解決手段】第１応力膜３８を形成する工程と、第１応力膜とエッチング特性が異なる絶縁膜４０を形成する工程と、第１領域２を覆う第１マスク６０を用いて、第２領域内の絶縁膜をエッチングするとともに、第１領域のうちの第２領域に近接する部分の絶縁膜をサイドエッチングする工程と、第１マスクを用いて第２領域内の第１応力膜をエッチングする工程と、絶縁膜とエッチング特性が異なる第２応力膜を形成する工程と、第２領域を覆い、第１領域側の端面が絶縁膜上に位置する第２マスクを用いて、第２応力膜の一部が第１応力膜の一部及び絶縁膜の一部と重なり合うように第２応力膜をエッチングする工程と、第１領域と第２領域との境界部におけるゲート配線２０に達するコンタクトホールを形成する工程とを有している。 （もっと読む）

【課題】ゲート電極部と容量コンタクトプラグとのショートを防止する。
【解決手段】複数のゲート電極部１０と該ゲート電極部１０間を接続する配線部との上に、耐エッチング膜１７を備えたゲートハードマスク２０を形成後、前記配線部上の前記耐エッチング膜１７を除去する。これにより、ＣＭＰ処理を経てコンタクトプラグ２２を形成し、さらに、エッチングにより容量コンタクトホール２４を開口して容量コンタクトプラグ２５を形成した場合に、ゲート電極部１０と容量コンタクトプラグ２５とのショートを防止することができる。 （もっと読む）

【課題】 極短時間アニール処理を行う際に、基板自体の損傷を抑制する半導体装置の製造方法を提供する。
【解決手段】 半導体基板上にゲート電極を形成する工程と、前記半導体基板に導電性の不純物を導入する工程と、前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】膜厚変動を抑制することにより、トランジスタ特性のばらつきを低減できる製造制御装置及び製造制御方法を提供する。
【解決手段】第１半導体ウェハ上に絶縁膜を堆積する成膜装置３０を制御する制御パラメータ（堆積時間ｔ_target）を算出する製造制御装置２０であって、第２半導体ウェハの第２ウェハ表面積Ｌ₁が大きいほど、成膜装置３０に絶縁膜を厚く堆積させる制御パラメータ（堆積時間ｔ_target）を算出する。また、製造制御装置２０は、第２ウェハ表面積Ｌ₁が大きいほど堆積時間ｔ_targetが長くなるように堆積時間ｔ_targetを算出する堆積時間算出部１１６を備えてもよい。 （もっと読む）