一体的に統合されたトレンチＦＥＴおよびショットキーダイオードを含む構造体であって、半導体領域内に伸張するゲートトレンチと、ゲートトレンチの各側面に位置し、実質的に三角形状のソース領域と、隣接するトレンチ間における半導体領域内部に伸長するコンタクト開口と、コンタクト開口を満たし、各ソース領域の傾斜した側壁部の少なくとも一部に沿ってソース領域と電気的に接触し、且つコンタクト開口の底部に沿って半導体領域と電気的に接触し、且つ半導体領域とショットキーコンタクトを形成する導電体層と、を含む。 （もっと読む）

【課題】 活性領域とタングステンプラグとの接触面積の低下を防止する。
【解決手段】 シリコン基板１にＳＴＩ２を形成し、活性領域３を区画形成する。ゲート電極４ａを形成した後に、活性領域３のコンタクトホール５を形成する領域の表面を上に凸の滑らかな表面となるようにＲＩＥ加工する。層間絶縁膜１０にコンタクトホール５を形成する際に、パターンずれが発生してもコンタクトプラグ１３との接触面積の低下を防止できる。設計ルールの縮小化に伴う不具合を回避することができる。 （もっと読む）

【課題】 接合特性、抵抗、コンタクト特性のばらつきを低減・防止する。
【解決手段】 図１に示す半導体装置１は、シリコンで構成されたシリコン基板２、シリコン基板２上に形成されたｐ型ウェル領域３、ｐ型ウェル領域３上に形成されたｎ⁺型ソース領域４、ｎ⁺型ドレイン領域５、ｐ型ウェル領域３上のｎ⁺型ソース領域４とｎ⁺型ドレイン領域５とに対向して設けられたゲート電極６、ゲート電極６をｎ⁺型ソース領域４とｎ⁺型ドレイン領域５との接触から絶縁するゲート絶縁膜７およびゲート電極６の側部に設けられたサイドウォール８を有している。ゲート電極６は、ＣＭＰ法によりポリシリコンが露出しない位置まで、ポリシリコン上に形成されたマスク層の一部を除去し、その後、マスク層を除去してポリシリコン層を露出し、ポリシリコン層をシリサイド化して形成したシリサイドで構成されている。 （もっと読む）

【課題】本発明は、ＣＭＯＳトランジスタにおいて、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方に同一のメタルゲート材料を用いて好ましい、半導体装置と製造工程の効率が向上する製造方法を提供する。
【解決手段】ｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極からなるゲート電極側壁絶縁膜を有していない第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1のシリコン窒化膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第２のゲート積層体と、半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２のシリコン窒化膜とを備える。 （もっと読む）

【課題】ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにする。
【解決手段】ソース／ドレイン領域６形成後のシリコン基板１に保護膜用の酸化シリコン膜７を形成した後、チタン膜８を形成する部分の上から酸化シリコン膜７を除去して保護膜７２を形成する。この保護膜７２を、ゲート電極３の上と、サイドウォール５１の上と、ソース／ドレイン領域６のＬＤＤ層４側の部分６１の上にも形成する。次に、この保護膜７２を介して、シリコン基板１上にチタン膜８を形成した後、所定の熱処理を行って、シリコン基板１とチタン膜８を反応させて、ソース／ドレイン領域６上にシリサイド層９を形成する。 （もっと読む）

半導体基板（１２）を形成するステップ、半導体基板の上方に第一側面及び第二側面を備えるゲート電極（１６）を形成するステップ、及びゲート電極の下方にゲート誘電体を形成するステップを含む半導体装置（１０）の形成方法。ゲート誘電体は、ゲート電極の下方でゲート電極の第一側面に隣接した第一領域（４２）と、ゲート電極の下方でゲート電極の第二側面に隣接した第二領域（４４）と、ゲート電極の下方で第一領域及び第二領域間にある第三領域（１４）とを備えている。第一領域は、第二領域よりも薄く、第三領域は、第一領域よりも薄く、更に第二領域よりも薄い。
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【課題】 半導体装置の素子分離領域等における浅い溝に、ボイドが発生しないように絶縁膜を埋め込む方法を含む半導体装置の製造法方法を提供する。
【解決手段】 溝部の途中段階まで第１の埋込絶縁膜１５を形成した後、オーバーハング部を除去し、続いて第２の埋込絶縁膜を溝部へ埋め込む。 （もっと読む）

【課題】 近年の、半導体素子の微細化に伴い、ＮＢＴＩ寿命が劣化することを防止することを目的とする。
【解決手段】 少なくともライナー膜または第２の側壁絶縁膜として、Ｓｉ−Ｈ結合が１×１０²¹ｃｍ^-3以下のシリコン窒化膜を用いることでｐ型ＭＯＳＦＥＴのＮＢＴＩ寿命を１×１０⁹秒に改善でき、半導体集積回路装置の寿命を確保できる。 （もっと読む）

【課題】ゲート電極を全て合金化（フルシリサイド化）させる一方で、ソース・ドレイン領域においては合金化反応を抑制することができ、接合リークの発生を抑制することができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２を介してゲート電極を形成した後、ゲート電極の側壁にサイドウォール絶縁膜４を形成する。ゲート電極およびサイドウォール絶縁膜４をマスクとしたイオン注入により、ソース・ドレイン領域６を形成する。その後、ゲート電極を被覆するように半導体基板１上に高融点金属膜８を堆積させ、アニール処理を行う。本発明では、アニール処理において、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射する。これにより、フルシリサイド化したゲート電極３ａが形成され、ソース・ドレイン領域６中には浅いシリサイド層７ａが形成される。 （もっと読む）

【課題】短チャネル効果の抑制を課題とする。
【解決手段】不純物イオンが注入されたＰ型ソース／ドレイン領域を有する電界効果型トランジスタと、不純物イオンが注入されたＮ型ソース／ドレイン領域を有する電界効果型トランジスタからなるＣＭＯＳ半導体装置において、前記Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して、等しいか、或は浅いことを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】エピタキシャル成長層によりエクステンション層およびソース・ドレイン層が形成された半導体装置において、合金層と半導体基板間に生じる接合リークを防止して、信頼性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１には、活性領域を区画する素子分離絶縁膜２が形成されており、活性領域における半導体基板１上にゲート絶縁膜４を介してゲート電極５が形成されている。ゲート電極５の両側における半導体基板１上には、エピタキシャル成長層により形成された２つのエクステンション層６と、２つのソース・ドレイン層８が積層されている。ソース・ドレイン層８における素子分離絶縁膜２側の端部には、当該端部における合金層の形成を防止する保護層９が形成されている。保護層９から露出したソース・ドレイン層８には、合金層１０が形成されている。 （もっと読む）

【課題】Ｓ／Ｄ拡散層抵抗の低減とゲート寄生容量の低減とを同時に実現することのできるＭＩＳ型トランジスタ及びその製造方法の提供。
【解決手段】ＭＩＳ型トランジスタは、半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備える。このＭＩＳ型トランジスタにおいて、前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされてゲート電極側に位置し、かつ、前記ソース・ドレイン領域の上面は、嵩上げされて前記ゲート電極側に位置するレベルの実質的な平坦面と、この平坦面のレベルから前記チャネル形成面のレベルまで傾斜する傾斜面と、を備えると共に、前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっている。 （もっと読む）

【課題】 ゲート絶縁膜へのダメージを抑制してゲートリーク電流を低減させ、且つｐ型ポリシリコンに近い仕事関数のゲート電極を有する半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１上にゲート絶縁膜３を形成し、ゲート絶縁膜３上に４５０℃以下の温度でＣＶＤ法によりＴｉＮ膜４を形成し、このＴｉＮ膜４をエッチングしてゲート電極５を形成する。 （もっと読む）

【課題】２以上のゲートパターン間に形成されるコンタクトホールのオープンマージン及びギャップフィルマージンを確保するのに適した半導体装置の製造方法を提供する。
【解決手段】基板上に、２個以上のゲートパターンを形成するステップと、該基板上にゲートスペーサ用の第１の絶縁膜を形成するステップと、該第１の絶縁膜上に前記ゲートパターンが埋め込まれるように第２の絶縁膜を形成するステップと、前記第２の絶縁膜を選択的に除去して、前記第１の絶縁膜を露出させるコンタクトホールを形成するステップと、該コンタクトホールにより露出した前記第１の絶縁膜上にゲートスペーサ用の第３の絶縁膜を形成するステップと、前記基板が露出するようにするために、前記コンタクトホールの底に形成された前記第１の絶縁膜及び第３の絶縁膜を選択的に除去するステップとを含む半導体装置の製造方法。 （もっと読む）

【課題】 層間絶縁膜の埋め込み性を向上させ、短絡防止のマージンを向上させる。
【解決手段】 上部がゲート上部絶縁膜で覆われたゲートを半導体基板上に形成し、全面に絶縁膜を形成した後に全面エッチバックを行うことでゲート上部絶縁膜及びゲートの側面に上部の形状が垂直方向から５°〜３０°傾斜したテーパー形状のサイドウォールを形成し、全面に第１の層間絶縁膜を形成し、第１の層間絶縁膜のみをＣＭＰにより平坦化し、ゲート上部絶縁膜よりも第１の層間絶縁膜の方が研磨選択比が高い条件でＣＭＰを行って、第１の層間絶縁膜、ゲート上部絶縁膜及びサイドウォールを平坦化し、全面に第２の層間絶縁膜を形成し、フォトリソグラフィにより第１の層間絶縁膜及び第２の層間絶縁膜にゲート側の側壁が平坦となったサイドウォールの上部にかかるようにコンタクトホールを形成し、コンタクトホールを導電物質で埋め込んでコンタクトパッドを形成する。 （もっと読む）

【課題】 ショットキー型電界効果トランジスターに於いて、殊にソース領域近傍のチャネル領域に対するゲート電極の制御性を高めて、素子の電流駆動能力の向上を図る。
【解決手段】 ゲート絶縁膜を異なる誘電率を持つ膜の積層とすることで、誘電率の高い材料のみで形成した場合と比べてゲート絶縁膜の幾何学的な意味の厚さを薄く形成することを可能とし、ゲート電極から出た電気力線のゲート絶縁膜の側面から外への漏れに起因する、殊にソース領域近傍のチャネル領域の電位に対するゲート電極の制御性の低下を抑制する事が可能となる。また、誘電率の高い材料よりなるゲート側壁絶縁膜１２を設ける事に依り、異なる誘電率を持つ物質の界面に於ける電気力線の屈折に依って、ゲート電極から出た電気力線をソース領域近傍のチャネル領域に集める事が可能となり、ソース領域とチャネル領域との間に形成されるショットキー障壁を薄くし、その抵抗を低減する。 （もっと読む）

【課題】 電流のリークが生じにくい半導体装置を提供する。
【解決手段】 半導体基板１に形成された素子分離膜２と、高電圧駆動トランジスタのゲート酸化膜３ａと、ゲート酸化膜３ａ上に形成されたゲート電極４ａと、半導体基板１に形成され、低電圧駆動トランジスタのソース及びドレインとして機能する不純物領域７ｂと、半導体基板１上、素子分離膜２ａ，２ｂ上及びゲート電極４ａ上それぞれに形成された第１のエッチングストッパー膜９と、第１のエッチングストッパー膜９上に形成され、不純物領域７ｂの上方に位置する第２のエッチングストッパー膜１０と、第１のエッチングストッパー膜９上、及び第２のエッチングストッパー膜１０上に形成された絶縁膜１１と、絶縁膜１１に形成され、不純物領域７ｂ上に位置する接続孔１１ｂとを具備する。 （もっと読む）

【課題】 電流のリークが生じにくい半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１のトランジスタのチャネル領域を他の領域から分離する素子分離膜２ａと、ゲート酸化膜３ａ及びゲート電極４と、素子分離膜２ａ上に形成されたポリシリコンパターン４ｃと、ポリシリコンパターン４ｃ上、及び素子分離膜２ａ上に形成されたマスク膜９と、第２のトランジスタのソース及びドレインとして機能する不純物領域７ｂと、ゲート電極４ａ上及び不純物領域７ｂ上それぞれに形成された金属シリサイド膜８ａ，８ｂと、素子分離膜２ａ、及び不純物領域７ｂ上に位置する金属シリサイド膜８ｂ上それぞれに形成されたエッチングストッパー膜１０と、エッチングストッパー膜１０に設けられ、素子分離膜２ａ上のマスク膜９上に設けられた開口部１０ａとを具備する。 （もっと読む）

【課題】セルのしきい値電圧の低下を防止できる半導体素子及びその製造方法を提供すること。
【解決手段】第１活性領域１０１Ａ及び第１活性領域１０１Ａに比べて高い位置に形成された第２活性領域１０２とを有する半導体基板２１を準備するステップと、第１活性領域１０１Ａ及び第２活性領域１０２間の境界領域を面取処理するステップと、面取処理された境界領域を含む基板全面にゲート絶縁膜３１を形成するステップと、境界地域上のゲート絶縁膜３１上に、第１活性領域１０１Ａの一部から第２活性領域１０２の一部までまたがりステップ構造を有するゲートパターン２００を形成するステップと、ゲートパターン２００の両側壁にゲートスペーサ３４、３５を形成するステップと、第１活性領域１０１Ａに第１セル接合部３６Ａを、第２活性領域１０２に第２セル接合部３６Ｂを形成するステップとを含む。 （もっと読む）

【課題】 緻密な膜厚制御を必要とすることなくジャンクション・リークを防ぐことができ、より実効的なＭＩＳ型電界効果トランジスタの低抵抗化に必要な厚さの金属シリサイド層が形成可能な半導体装置及びその製造方法を提供する。
【解決手段】 Ｐ型のＳｉ基板１１表面に、チャネル領域１２を隔ててＮ型のソース／ドレイン拡散層１５が形成されている。ソース／ドレイン拡散層１５は低濃度エクステンション領域１５１を有する。ゲート電極１４は、ポリシリコン層１４１上に第１シリサイド層１４２を有する。ゲート電極１４及び絶縁膜スペーサ１６を隔ててソース／ドレイン拡散層１５上に第２シリサイド層１５２が設けられている。この第２シリサイド層１５２は、第１シリサイド層１４２とは異なる金属を用いて形成されている。 （もっと読む）