【課題】セルのしきい値電圧の低下を防止できる半導体素子及びその製造方法を提供すること。
【解決手段】第１活性領域１０１Ａ及び第１活性領域１０１Ａに比べて高い位置に形成された第２活性領域１０２とを有する半導体基板２１を準備するステップと、第１活性領域１０１Ａ及び第２活性領域１０２間の境界領域を面取処理するステップと、面取処理された境界領域を含む基板全面にゲート絶縁膜３１を形成するステップと、境界地域上のゲート絶縁膜３１上に、第１活性領域１０１Ａの一部から第２活性領域１０２の一部までまたがりステップ構造を有するゲートパターン２００を形成するステップと、ゲートパターン２００の両側壁にゲートスペーサ３４、３５を形成するステップと、第１活性領域１０１Ａに第１セル接合部３６Ａを、第２活性領域１０２に第２セル接合部３６Ｂを形成するステップとを含む。 （もっと読む）

【課題】 緻密な膜厚制御を必要とすることなくジャンクション・リークを防ぐことができ、より実効的なＭＩＳ型電界効果トランジスタの低抵抗化に必要な厚さの金属シリサイド層が形成可能な半導体装置及びその製造方法を提供する。
【解決手段】 Ｐ型のＳｉ基板１１表面に、チャネル領域１２を隔ててＮ型のソース／ドレイン拡散層１５が形成されている。ソース／ドレイン拡散層１５は低濃度エクステンション領域１５１を有する。ゲート電極１４は、ポリシリコン層１４１上に第１シリサイド層１４２を有する。ゲート電極１４及び絶縁膜スペーサ１６を隔ててソース／ドレイン拡散層１５上に第２シリサイド層１５２が設けられている。この第２シリサイド層１５２は、第１シリサイド層１４２とは異なる金属を用いて形成されている。 （もっと読む）

トランジスタゲート選択酸化プロセスは、半導体基板を収容した真空チャンバ内へ、真空チャンバの真空圧力を維持しつつ酸素を含むプロセスガスを導入するステップを含む。連続した「オン」タイム中に真空チャンバ内のプラズマ生成領域にプラズマを生成し、制御可能なデューティーサイクルを画成する「オン」インターバル及び「オフ」インターバルのうちの、連続した「オン」インターバルを分離する連続した「オフ」インターバル中に、プラズマのイオンエネルギーが減衰するのを許容することにより、数オングストローム程度の厚さの酸化物絶縁層が形成される。酸化物絶縁層の形成中に、デューティーサイクルは、絶縁層におけるイオン衝撃による欠陥の形成を制限するように限定され、真空圧力は、絶縁層における汚染による欠陥の形成を制限するように限定される。 （もっと読む）

【課題】 サリサイド膜を含む半導体装置の信頼性を高める。
【解決手段】 半導体装置の製造方法において、サリサイド膜の形成工程（Ｓ３０）に先立ち、シリコン基板上の酸化膜の飛散を防止するために酸化膜を保護する処理を行う（Ｓ１０）。次いで、シリコン基板表面をドライエッチによりクリーニングする処理を行う（Ｓ２０）。その後、サリサイド膜を形成する（Ｓ３０）。 （もっと読む）

【課題】高速動作が可能なＬＤＤ型ＭＩＳＦＥＴと、かつ高電圧駆動が可能なＬＤＤ型ＭＩＳＦＥＴとを内蔵する半導体集積回路装置を低コストで実現する。
【解決手段】高速動作が可能なＭＩＳＦＥＴは、ゲートサイドウオール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なＭＩＳＦＥＴは、上記ゲートサイドウオール層の幅よりも大きい幅を有するＬＤＤ部を有し、そのＬＤＤ部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。 （もっと読む）

【課題】自己整列コンタクトの形成方法を提供する。
【解決手段】所定間隔をおいて離隔されている複数の構造物が表面上に形成されている基板を提供する。複数の構造物の上部及びこれらの間に所定の耐熱性を有する材料からなる犠牲層を蒸着する。基板で前記複数の構造物に隣接した部分を露出させるように犠牲層をパターニングする。前記犠牲層及び基板の露出部分上に絶縁膜を形成する。絶縁膜形成時、犠牲層材料の耐熱温度より低温での熱処理を含む。犠牲層を露出させるように絶縁膜を平坦化する。複数の構造物間の各領域を露出させるように犠牲層を除去する。複数の構造物間の各領域を導電物質で充填する。 （もっと読む）

【課題】電極層上のキャップ層の除去と、層間膜の平坦化を同時に行うことができる半導体装置の製造方法を提供する。
【解決手段】ダミーゲート電極（電極層）３およびキャップ層４を被覆するように半導体基板１上に、キャップ層４とダミーゲート電極３の境界位置に表面位置を合わせた層間絶縁膜９を形成する。その後、ダミーゲート電極３上の層間絶縁膜９およびキャップ層４をセリア系スラリーを用いたＣＭＰ法により除去する。層間絶縁膜９の表面位置からキャップ層４が凸状に突き出ている場合には、セリア系スラリーを用いたＣＭＰ法によってキャップ層４は除去される。また、キャップ層４が除去されて、ダミーゲート電極３と層間絶縁膜９の上面位置が一致した後には、セリア系スラリーの圧力依存性により、層間絶縁膜９の研磨レートは極端に遅くなるため、層間絶縁膜９の研磨が抑制される。 （もっと読む）

【課題】安定したエッチング終点検出が可能なサイドスペーサ形成法を提供する。
【解決手段】半導体基板１０の表面には素子分離絶縁膜１６を形成すると共に絶縁膜１６の素子孔１６ａ，１６ｂ内にはそれぞれゲート絶縁膜１２Ａ，１２Ｂを形成し、ウェハ内周辺領域ＷＳには絶縁膜１２Ｂと同じ厚さの絶縁膜を形成する。絶縁膜１２Ａ，１２Ｂは、厚さが異なり、絶縁膜１２Ｂは基板１０上で最も薄いゲート絶縁膜である。絶縁膜１２Ａ，１２Ｂの上にそれぞれゲート電極層２０Ａ，２０Ｂを形成した後、基板上面に絶縁膜を被着する。被着した絶縁膜をドライエッチングして電極層２０Ａ，２０Ｂの各々の両側部にサイドスペーサ２２ａ〜２２ｄをそれぞれ形成する。ドライエッチング時には、素子孔１６ｂ及び領域ＷＳに半導体表面が露呈される時点をエッチング生成物の発光スペクトル強度の変化からエッチング終点として検出する。 （もっと読む）

【課題】 ＳＡＬＩＣＩＤＥ技術を容易に適用することが可能な半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置１は、半導体基板１１に形成された一対の拡散層２１と、一対の拡散層２１に挟まれた領域上に形成されたゲート電極２３と、ゲート電極２３の側面に形成された一層以上の絶縁膜２５と、絶縁膜３５を挟んでゲート電極２３側面に形成されたサイドウォール２６と、拡散層２１の上部であって絶縁膜２５下およびサイドウォール２６下を含まない領域に形成された高濃度拡散層２４とより構成された高耐圧ＭＯＳＦＥＴ２０を有する。絶縁膜２５は例えば窒化シリコンで形成される。サイドウォール２６は例えば酸化シリコンで形成される。 （もっと読む）

半導体基板（１０１）上にゲート絶縁膜（１０２）を介して形成されたゲート電極（１０３）に不純物を導入し、ゲート電極（１０３）に対してレーザ光照射を行って、導入した不純物をゲート電極（１０３）のゲート絶縁膜（１０２）との界面まで拡散させるようにして、ゲート電極（１０３）の空乏化を抑制する。
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【課題】 ランディングプラグコンタクト形成のためのＣＭＰ工程時、ポリシリコン膜とゲートハードマスク窒化膜との間の段差を防止できる半導体素子のランディングプラグコンタクト形成方法を提供すること。
【解決手段】 本発明では、ランディングプラグコンタクト(ＬＰＣ)の分離のためのポリシリコンリセス(Ｒｅｃｅｓｓ)のために、既存のＣＭＰ工程を用いず、２ステップのエッチバック工程を用いる。すなわち、第１エッチバック工程では、等方性ドライエッチング(部分エッチング)を通してゲート電極パターンの間の空間(コンタクトホール上部)に発生したポリシリコン膜のシーム(Ｓｅａｍ)を除去し、第２エッチバック工程では、ポリシリコン膜とハードマスク窒化膜とのエッチング速度が類似したレシピ(Ｒｅｃｉｐｅ)を適用して、非等方性ドライエッチングを行う。 （もっと読む）

【課題】
高誘電率のＳｉＯ_２ゲート積層体上に熱的に安定したｐ型金属炭化物としてＴｉＣを製造する方法を提供する。
【解決手段】
本発明の金属化合物は、ＴｉＣを含み、約４.７５乃至約５.３ｅＶ、望ましくは、約５ｅＶの仕事関数を有し且つ高誘電率の誘電体および界面層を含むゲート積層体上で熱的に安定する。更に、そのＴｉＣ金属化合物は、非常に意欲的な等価酸化膜厚（ＥＯＴ）およびｐ型金属酸化物半導体（ｐＭＯＳ）装置における１４Åよりも小さい反転層厚へのスケーリングを可能にする１０００℃においても非常に効率的な酸素拡散バリアである。 （もっと読む）

トレンチ内の酸化膜が差異的厚さを有するトレンチショットキーダイオード用の製造プロセスは、第１窒化層を基板表面に形成する工程と、その後に、場合により終端トレンチを含む、複数のトレンチを基板に形成する工程とを含む。犠牲酸化層の形成および除去に続いて、トレンチの側壁および底面が酸化される。次に、第２窒化層が基板に施され、第２窒化層がトレンチ側壁の酸化層を覆うが、トレンチ底面の酸化層を露出させるようにエッチングされる。次に、トレンチ底面は再び酸化され、次に、残りの第２窒化層は側壁から除去されて、厚さが変化する酸化層が各トレンチの側壁および底面に形成される。次に、トレンチはＰ型多結晶シリコンで充填され、第１窒化層は除去され、ショットキーバリア金属が、基板表面に施される。 （もっと読む）

【課題】半導体装置の性能を向上させることが可能な技術を提供する。
【解決手段】ゲート構造２０及びオフセットスペーサ５ａ，５ｂを覆って半導体基板１上に下層膜８、中層膜９及び上層膜１０を順に形成する。下層膜８及び上層膜１０は、ＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより形成されるシリコン酸化膜である。そして、下層膜８、中層膜９及び上層膜１０を部分的に除去して半導体基板１を露出させ、ゲート構造２０の側面上に下層膜８、中層膜９及び上層膜１０を含むサイドウォールスペーサをオフセットスペーサ５ａを介して形成する。 （もっと読む）

【課題】 簡易な構成でオフリーク特性の向上が図れ、しかもシリサイド化トランジスタと非シリサイド化トランジスタとを同一基板上に同時に形成できる半導体装置およびその製造方法を提供する。
【解決手段】 トランジスタＴｒＡのサイドウォール１０５の厚みをトランジスタＴｒＢのサイドウォール１０５の厚みよりも薄くする。トランジスタＴｒＡにおいて、高濃度不純物拡散層１０６の表面とサイドウォール１０５の底部とは、基板の主面方向から見たときに重なる位置にある。シリサイド層１０８は、高濃度不純物拡散層１０６内に限って形成される。これは、トランジスタＴｒＢを覆うＣＶＤ酸化膜１１の形成後で、かつ、シリサイド層１０８を形成する前にトランジスタＴｒＡに高濃度不純物拡散層１０６を形成することで実現できる。 （もっと読む）

【課題】 ナノチューブ及びナノワイヤのような一次元ナノ構造体を含むＣＭＯＳデバイスを製造するための自己整合プロセスを提供すること。
【解決手段】 半導体構造体は、少なくとも１つのゲート領域が上に配置され、少なくとも１つのゲート領域が少なくとも１つの一次元ナノ構造体の層を含む、基板と、基板の表面上に配置され、少なくとも１つの一次元ナノ構造体の層の縁と整合される、金属カーバイド・コンタクトと、を含む。 （もっと読む）

【課題】 反射防止機能とハードマスク機能を兼備した多層構造のＳｉＣ系膜を効率良く、確実に除去し、併せてゲート電極形成プロセスにおける膜の除去工程を簡素化し、デバイスへの悪影響を極力低減できる半導体装置の製造方法を提供する。
【解決手段】 基板上に形成された高誘電体膜と、ポリシリコン膜と、反射防止機能とハードマスク機能とを有するＳｉＣ系膜と、を有する積層体に対し、ＳｉＣ系膜を、パターニングされたレジストをマスクとしてエッチングし、次にＳｉＣ系膜をマスクとして、ポリシリコン膜をエッチングした後、少なくとも、ＳｉＣ系膜および露出した高誘電体膜にプラズマを作用させて改質するプラズマ処理工程と、改質されたＳｉＣ系膜および高誘電体膜をウエット洗浄により除去する洗浄工程と、を行なう。 （もっと読む）

支持基板と、埋込絶縁層と、半導体からなるＳＯＩ層とがこの順番に積層されたＳＯＩ基板を準備する。ＳＯＩ層の上に、第１のゲート絶縁膜を形成する。第１のゲート絶縁膜の上に、第１のゲート電極を形成する。第１のゲート電極の下方に位置する埋込絶縁層を除去し、ＳＯＩ層の底面を露出させる。ＳＯＩ層の露出した底面上に、第２のゲート絶縁膜を形成する。第２のゲート絶縁膜の表面上に、第２のゲート電極を形成する。これにより、従来の半導体プロセスを踏襲して半導体装置を製造することができる。
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【課題】０.１５μｍ世代以下のＭＩＳＦＥＴの高速動作を実現することのできる技術を提供する。
【解決手段】ゲート電極１０ｎおよびサイドウォールスペーサ１５をマスクとして、基板１の法線方向からｎ型不純物をイオン注入し、ソース、ドレイン拡散領域１１ｂを形成した後、基板１の法線方向に対して所定の角度を有する斜め打ち込みでｎ型不純物をイオン注入し、基板１の表面から深さ２０〜４０ｎｍ程度の位置にソース、ドレイン拡張領域１１ａよりも相対的に不純物濃度の高いｎ型半導体領域１６を形成する。 （もっと読む）

【課題】ＰＡＤＯＸのような工程を用いず、トンネル障壁の高さ及び幅を人為的に調節することができる上、電流駆動能力をさらに向上させることができるショットキー障壁貫通単電子トランジスタ及びその製造方法の提供。
【解決手段】ショットキー障壁貫通単電子トランジスタは、基板１００上に形成された絶縁層１１０と、ソース／ドレイン領域１２０ａ／１２０ｂの少なくとも一部分はシリサイド化されてチャネル領域１２０ｂとショットキー接合される。また、ゲート絶縁膜１３０、ゲート電極１４０、側壁絶縁膜１５０、層間絶縁膜パターン１６０、及び露出した前記ゲート電極１４０及び前記ソース／ドレイン電極１２０ａ／１２０ｂ上に形成された金属配線１７０を備える。 （もっと読む）