説明

Fターム[4M104EE09]の内容

半導体の電極 (138,591) | 絶縁膜(特徴のあるもの) (8,323) | 絶縁膜の適用位置 (3,412) | 電極側部 (992)

Fターム[4M104EE09]に分類される特許

901 - 920 / 992


【課題】PADOXのような工程を用いず、トンネル障壁の高さ及び幅を人為的に調節することができる上、電流駆動能力をさらに向上させることができるショットキー障壁貫通単電子トランジスタ及びその製造方法の提供。
【解決手段】ショットキー障壁貫通単電子トランジスタは、基板100上に形成された絶縁層110と、ソース/ドレイン領域120a/120bの少なくとも一部分はシリサイド化されてチャネル領域120bとショットキー接合される。また、ゲート絶縁膜130、ゲート電極140、側壁絶縁膜150、層間絶縁膜パターン160、及び露出した前記ゲート電極140及び前記ソース/ドレイン電極120a/120b上に形成された金属配線170を備える。 (もっと読む)


【課題】ソース・ドレイン領域におけるシリコン基板をエッチングする際にゲート電極の上部が併せてエッチングされることを防止し得る半導体装置の製造方法を得る。
【解決手段】STI分離膜2の材質、サイドウォールスペーサ9の材質、及びキャップ膜8の材質は除去されず、シリコン基板1の材質及びゲート電極7の材質は除去される条件下で、エッチングを行う。これにより、ゲート構造50及びサイドウォールスペーサ9によって覆われずに露出している部分のシリコン基板1のみが選択的に除去され、その部分におけるシリコン基板1の上面内にリセス11が形成される。ゲート電極7の上面はキャップ膜8によって覆われているため、かかるエッチングによってはゲート電極7は除去されない。 (もっと読む)


【課題】 後続するコンタクト・ホール工程で使用される層間絶縁(ILD)エッチング停止層を有する高電圧用トランジスタ・デバイスを提供する。
【解決手段】 エッチング停止層は、10Ω−cmより大きい抵抗を有する高抵抗膜である。この結果、ゲート部において5Vより大きい高電圧を駆動する場合のリークを防止し、破壊電圧は向上する。高電圧用デバイスの製造方法は、現在の低電圧デバイスの製造工程と中電圧デバイスの製造工程と混載可能である。 (もっと読む)


【課題】 半導体措置で発生した熱を放熱しやすくすることによってESD耐圧に優れた半導体装置およびその製造方法を提供する。
【解決手段】 拡散層領域3に形成されたチャネル11の上には、ゲート絶縁膜7を介してゲート電極8が設けられている。また、ゲート電極8の側壁部には、サイドウォール9が形成されている。そして、ゲート電極8上とソース・ドレイン領域5上の一部とに、ゲート電極8およびサイドウォール9を被覆するようにしてシリサイドプロテクション膜10が形成されている。シリサイドプロテクション膜10が設けられていないソース・ドレイン領域の上には、シリサイドプロテクション膜10に隣接して金属シリサイド膜6が形成されている。ここで、シリサイドプロテクション膜10は、SiC膜およびSiOC膜の少なくとも一方からなるものとする。 (もっと読む)


半導体デバイスを作成する方法に関する。該方法は、基板上で二酸化ケイ素層に窒素を加えて窒化二酸化ケイ素層を形成することを含む。窒化二酸化ケイ素層の上に犠牲層を形成したのち、犠牲層が除去されて溝が生成される。窒化二酸化ケイ素層の上で溝の中に高誘電率ゲート誘電体層が形成され、該高誘電率ゲート誘電体層の上に金属ゲート電極が形成される。

(もっと読む)


【課題】 接合リーク電流の増加を防止し、ゲート電極の層抵抗を低減可能な半導体装置の製造方法を提供する。
【解決手段】 高融点金属を材料に含むゲート電極を有する半導体装置の製造方法であって、ゲート電極を形成した後、露出したゲート電極の側面を覆うための酸化膜を形成するために所定の温度で酸化する初期酸化を行うステップと、初期酸化の後、初期酸化よりも高温で酸化する追加酸化を行うステップとを有するものである。 (もっと読む)


【課題】延伸スペーサを利用した半導体デバイスおよびその形成方法を提供する。
【解決手段】半導体デバイスは、半導体基板110を覆うゲートと、ゲートの側壁上にある誘電体ライナー150とを含む。この半導体デバイスは、誘電体ライナー150に隣接して誘電体ライナー150を越えるように半導体基板110に沿って横向きに延伸された延伸スペーサ170を含む。半導体デバイスは、半導体基板110の上面の下方に位置し、ゲート下のチャネル領域145に隣接するソース/ドレインをさらに含む。ソース/ドレインは、誘電体ライナー150および延伸スペーサ170下で延伸される。半導体デバイスは、ソース/ドレインの一部上を覆い、半導体基板110に沿って横向きに延伸するシリサイド領域190をさらに含む。従って、延伸スペーサ170はソース/ドレインの一部上において誘電体ライナー150とシリサイド領域190との間に形成される。 (もっと読む)


【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板1と、シリコン基板1上に形成された埋め込み絶縁層2と、埋め込み絶縁層2上に形成された半導体層3とを備えるSOI構造の半導体装置であって、半導体層3は、第1導電型のボディ領域4、第2導電型のソース領域5及び第2導電型のドレイン領域6を有し、ソース領域5とドレイン領域6との間のボディ領域4上にゲート酸化膜7を介してゲート電極8が形成され、ソース領域5は、第2導電型のエクステンション層52と、エクステンション層52と側面で接するシリサイド層51を備え、シリサイド層51とボディ領域4との境界部分に生じる空乏層の領域に結晶欠陥領域12が形成されている。 (もっと読む)


【課題】素子の微細化を進めても電気的特性の劣化を招くことなく、ソース/ドレイン拡散層上にCoSi2 膜を形成すること。
【解決手段】半導体装置の製造方法は、シリコン領域の所定領域と接するコバルト膜を形成する工程と、前記コバルト膜上にチタン膜、窒化チタン膜を順次形成する工程と、熱処理により前記シリコン領域の所定領域と前記コバルト膜とを反応させ、コバルトシリサイド膜を形成する工程とを有することを特徴とする。 (もっと読む)


【課題】本発明は、シリサイドプロセスを適用したMOSFETにおいて、シリサイド膜をより大きく形成できるようにする。
【解決手段】たとえば、シリコン基板11の表面上に設けられたゲート電極16の側面には、それぞれ、内側ゲート側壁膜18および外側ゲート側壁膜21が形成されている。一方、ゲート電極16の形成位置を除く、シリコン基板11の表面部には、浅い低濃度拡散層17、および、二段構造の浅い高濃度拡散層19と深い高濃度拡散層22とが形成されている。そして、浅い高濃度拡散層19および深い高濃度拡散層22に対応するシリコン基板11の表面部には、それぞれの高濃度拡散層19,22の深さに応じて厚さの異なる二段構造のシリサイド膜23が形成されている。 (もっと読む)


シリコンウエハ101上のゲート酸化膜102上に、ポリシリコンを成膜して、ポリシリコン電極層103(第一電極層)を形成する。このポリシリコン電極層103上に、タングステン層105(第二電極層)を形成する。なお、タングステン層105を形成する前に、予め導電性のバリア層104をポリシリコン電極層103の上に形成しておく。その後、窒化シリコン層106をエッチングマスクとして、エッチング処理を行う。そして、剥き出しとなったポリシリコン層103の露出面に、プラズマ酸化処理により、酸化絶縁膜107を形成する。これにより、タングステン層105を酸化させずに、ポリシリコン電極層103に対して選択的な酸化処理を行うことができる。
(もっと読む)


ポリメタルゲートを構成する高融点金属膜の洗浄工程における欠けを防止し、装置の特性を向上させ、また、洗浄効率を向上させるため、基板1上の低抵抗多結晶シリコン膜9a、WN膜9bおよびW膜9cを、窒化シリコン膜10をマスクにドライエッチングし、これらの膜よりなるゲート電極9を形成し、ウエットハイドロゲン酸化により薄い酸化膜9dを形成した後、RPN法を用いて窒化処理を行い、ゲート電極の側壁から露出したW膜9cをWN膜9eとする。その結果、その後の洗浄工程、例えば、n型半導体領域11やp型半導体領域12の形成時に行われる、1)レジスト膜のホトリソグラフィー工程、2)不純物の注入工程、3)レジスト膜の除去工程および4)基板表面の洗浄工程が繰り返し行われても、W膜9cの欠けを防止でき、また、洗浄液としてU洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。
(もっと読む)


【課題】スプリットゲート型の不揮発性半導体記憶装置のメモリセルを確実に形成できると共に、該メモリセルをMOSトランジスタと同一の半導体基板上に形成する際に、本発明のメモリセルがMOSトランジスタの動作特性に影響を与えないようにする。
【解決手段】シリコンからなる半導体基板11上に、ゲート酸化膜12を介して多結晶シリコンからなる制御ゲート電極13が形成されている。制御ゲート電極13の両側面上には、膜厚がそれぞれ7nm程度のシリコン酸化膜及びシリコン窒化膜の積層体が堆積されてなり、浮遊ゲート電極15が形成される際に制御ゲート電極13を保護する保護絶縁膜14が形成されている。制御ゲート電極13の一方の側面上には、保護絶縁膜14を介して対向し且つ制御ゲート電極13と容量結合する浮遊ゲート電極15が形成されている。 (もっと読む)


ゲート絶縁膜に高誘電率膜を用いるMOSFETにおいて、基板−高誘電率膜間の低誘電率層(シリコン酸化膜)を増大させないようにするために、基板(1)上に高誘電率膜(3)、拡散バリア層(4)を堆積した後、高誘電率膜(3)の膜質改善のための熱処理を行う。次に、ゲート電極材料膜を堆積し、これをパターニングしてゲート電極(6)を形成する。このエッチング工程において、高誘電率膜3)はその側面がプラズマに曝されることにより、電荷が注入されまたダメージを受ける。この電荷を逃がしダメージを修復するために拡散バリア層(8)でゲート部を含む全面を被覆して熱処理を行う。その後、ソース・ドレイン領域となる不純物拡散層を形成する。
(もっと読む)


【課題】電気特性の低下を防止できる周辺領域のMOSFET素子の製造方法を提供すること。
【解決手段】基板21の適所に素子分離膜22を形成ステップ、領域Aのゲートが形成される部分の基板表面に溝を形成ステップ、素子分離膜及び溝を含む基板全面上にゲート絶縁膜26、ゲート導電膜27,28、ハードマスク膜29を順次形成ステップ、それら膜をパターニングして領域Aの溝と領域Bの基板の表面上に各々ゲート40a、40bを形成ステップ、ゲート両側の基板の表面内にLDD領域32を形成ステップ、基板全面上にゲートバッファ酸化膜33、ゲートスペーサ窒化膜34、ゲートスペーサ酸化膜35を順次蒸着ステップ、それら膜をエッチングしてゲートの両側壁にゲートスペーサ36を形成ステップ、及びゲートスペーサを含むゲート両側の基板の表面内にソース/ドレーン領域37を形成ステップを含む。 (もっと読む)


【課題】低抵抗、且つ高耐熱性を有するゲート電極またはゲート配線を備えた高性能な半導体装置を実現する。
【解決手段】ゲート電極またはゲート配線を三層以上の積層構造とし、例えば、第1の導電層106a/第2の導電層106b/第3の導電層106cを形成する。さらに、第2の導電層の幅は、第1の導電層及び第3の導電層の幅よりも狭いことを特徴とする。そして第1の導電層及び第3の導電層は高融点金属でなる。これにより高性能な半導体装置を実現できる。 (もっと読む)


【課題】CMOSトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法を提供する。
【解決手段】本発明の一実施形態によると、半導体装置を形成する方法は、半導体本体(14)の外面上にゲートスタック(22)を形成する段階を含む。第1及び第2の側壁本体(34)が、ゲートスタックの対向する側に形成される。ゲートスタックのゲート導電体(24)の外面に第1の凹部(36a)が形成され、この第1の凹部が形成された後にゲートスタックの中に第1のドーパント(40)が注入される。第1のドーパントは、第1の凹部を形成するゲートスタックの外面から内向きに拡散する。第1のドーパントは、ゲートスタックと半導体本体の間のインタフェースに向って拡散する。第1の凹部は、インタフェースにおいて第1のドーパントの濃度を増加させる。 (もっと読む)


【課題】 トランジスタのソースおよびドレイン層上に形成されたシリサイド膜がソースおよびドレイン層の接合部を突き抜けることを抑制する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、シリコンを有する半導体基板10の主面上に半導体領域Sと絶縁体領域Iとを形成し、半導体領域および絶縁体領域上にシリコンを主成分とする半導体膜90を堆積し、シリコンと反応することによってシリサイド膜を形成する金属膜100を半導体膜上に堆積し、半導体基板を熱処理することによって半導体領域では金属膜と半導体膜および該半導体膜の下の半導体領域のシリコンとを反応させて第1のシリサイド膜110を形成し、絶縁体領域では金属膜と半導体膜のシリコンとを反応させて第2のシリサイド膜120を形成し、第1のシリサイド膜および第2のシリサイド膜におけるシリコンと金属との組成の相違に基づいて、第2のシリサイド膜を選択的に除去する。 (もっと読む)


【課題】 外部ベース注入部、外部ベース・シリサイド及びエミッタが互いに自己整合された、自己整合型バイポーラ・トランジスタを提供すること。
【解決手段】 基板(10)内のコレクタ(12)と、コレクタの上にある内部ベース(14)と、内部ベースに隣接した外部ベースと、内部ベースの上にあるエミッタ(130)とを含むバイポーラ・トランジスタ、及びトランジスタを形成する方法が開示される。外部ベースは、断面から見たときに、内部ベースと隣接した外部ベース注入領域(82、172、192)を含む。トランジスタは、内部ベースの上の基板上に、エミッタの下部のためのエミッタ・ペデスタル(50)をパターン形成することによって形成される。エミッタ・ペデスタルによって保護されない領域内に、外部ベースが形成される。その後、エミッタ、関連したスペーサ(180)及びシリサイド領域(220)が形成される。シリサイド、外部ベース及びエミッタは、全て互いに自己整合される。 (もっと読む)


【課題】簡単な構成で電極間の電界分布を均一にすることにより高耐圧化できる電子デバイスを提供する。
【解決手段】 GaN層102とAlGaN層103からなる能動層上にゲートショットキー電極106を形成し、さらに能動層上にかつゲートショットキー電極106の両側に、ソースオーミック電極105およびドレインオーミック電極107に形成する。ゲートショットキー電極106とドレインオーミック電極107との間の電界分布が略均一になるように、AlGaN層103上に階段状の積層構造の誘電体層(TiO層108,109,110)を形成する。前記誘電体層のTiOの誘電率を能動層のGaN,AlGaNの誘電率よりも高くする。 (もっと読む)


901 - 920 / 992