本発明は、半導体装置（１０５）及びこの装置の製造方法に関する。本発明の好ましい実施例は、シリコン半導体基板（１１０）、酸化膜層（１１５）及び活性層（１２０）を含む半導体装置（１０５）である。活性層では、絶縁領域（１２５）及び活性領域（１２７）が形成された。活性領域（１２７）は、ソース（１８０）、ドレイン（１８２）及び基体（１６８）を含む。ソース（１８０）及びドレイン（１８２）は、ソースエクステンション（１８４）及びドレインエクステンション（１８６）も含む。活性層（１２０）はゲート（１７０）を有する。ゲート（１７０）の両側にＬ字型側壁スペーサが位置する。ソース（１８０）及びドレイン（１８２）は、シリサイド領域（１９０、１９２）も含む。これらの領域の特徴は、側壁（１３６、１３８）の下に位置されたエクステンション（１９４、１９６）を有することである。これらのエクステンション（１９４、１９６）は、半導体装置（１０５）の性能を著しく改善するように、ソース（１９４）及びドレイン（１９６）の直列抵抗を大きく低減する。
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半導体基板（１０２）に集積回路の形成方法（９００）を提供する。半導体基板（１０２）上にゲート絶縁膜（１０４）が形成され、このゲート絶縁膜（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）にソース／ドレイン接合部（３０４）（３０６）が形成される。低出力プラズマ化学気相成長法プロセスを使用して、ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。ソース／ドレイン接合部（３０４）（３０６）およびゲート（１０６）に、シリサイド（６０４）（６０６）（６０８）を形成し、半導体基板（１０２）上に層間絶縁層（７０２）をたい積する。その後、層間絶縁層（７０２）中にシリサイド（６０４）（６０６）（６０８）へのコンタクト（８０２）（８０４）（８０６）が形成される。
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トランジスタ（１００）の形成方法（９００）およびその構造を提供する。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、ゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）に浅いソース／ドレイン接合部（３０４）（３０６）が形成される。ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。この側壁スペーサ（４０２）を使用して、半導体基板（１０２）中に深いソース／ドレイン接合部（５０４）（５０６）が形成される。浅いソース／ドレイン接合部および深いソース／ドレイン接合部（５０４）（５０６）を形成した後、側壁スペーサ（４０２）上にシリサイドスペーサ（６１０）を形成する。シリサイドスペーサ（６１０）に隣接する深いソース／ドレイン接合部（５０４）（５０６）上にシリサイド（６０４）（６０６）を形成し、半導体基板（１０２）上に絶縁層（７０２）をたい積する。その後、絶縁層（７０２）においてシリサイド（６０４）（６０６）へのコンタクトを形成する。
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バイポーラトランジスタ及びその製造方法に関する。第１のエピタキシャル層（２３）上への第２の、より高濃度にドープされたエピタキシャル層の成長によって、外部ベース領域（４０）が形成される。第２のエピタキシャル層は上にあるポリシリコンエミッタ台座（２８）の下まで広がり、かつ、この台座（２８）から絶縁される。
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【課題】 チャネル移動度の向上を利用して性能を改善した半導体デバイス構造およびその製造方法を提供する。
【解決手段】 半導体デバイス構造を製造する方法であって、基板を設けるステップと、基板上に電極を設けるステップと、電極内に開口を有するくぼみを形成するステップと、くぼみ内に細粒半導体材料を配置するステップと、開口を覆ってくぼみ内に細粒半導体材料を閉じこめるステップと、上述のステップの結果として得られる構造をアニーリングするステップと、
を含む。 （もっと読む）

この集積回路（１）は、シリサイド化部（１２２）及び非シリサイド化部（１２３）を有する第１のシリコン層（１２０）を有する抵抗素子などの電気的装置（２）と、例えばキャパシタ、電界効果トランジスタ又は不揮発性メモリゲート堆積部などの他の電気的装置（３）とを有する。他の電気的装置（３）は、誘電層厚さ（Ｄ）を有する誘電層（１３０）を有する。電気的装置（２）の非シリサイド化部（１２３）は、誘電層厚さ（Ｄ）を有する他の誘電層（１３１）により被覆され、シリサイド化部（１２２）は、他の誘電層（１３１）により被覆されない。このような集積回路（１）は、リソグラフィ工程数の少ない本発明による方法によって形成可能となる。

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半導体構造体を作製する方法は、基板上に酸化物層を形成する段階と、酸化物層上に窒化ケイ素層を形成する段階と、各層をＮＯ中でアニールする段階と、各層をアンモニア中でアニールする段階とを含む。酸化物層と窒化ケイ素層とを併せた等価酸化膜厚は、最大２５オングストロームである。 （もっと読む）

集積回路（１００）の形成方法（９００）およびその構造を提供する。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、ゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）に浅いソース／ドレイン接合部（３０４）（３０６）が形成される。ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。この側壁スペーサ（４０２）を使用して、半導体基板（１０２）中に深いソース／ドレイン接合部（５０４）（５０６）が形成される。浅いソース／ドレイン接合部および深いソース／ドレイン接合部（５０４）（５０６）を形成した後、側壁スペーサ（４０２）上にシリサイドスペーサ（６１０）を形成する。シリサイドスペーサ（６１０）に隣接する深いソース／ドレイン接合部（５０４）（５０６）上にシリサイド（６０４）（６０６）を形成し、半導体基板（１０２）上に誘電体層（７０２）をたい積する。その後、誘電体層（７０２）においてシリサイド（６０４）（６０６）へのコンタクトを形成する。
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少なくとも１種のジュウテリウム置換窒素化合物と水素同位体を含まない１または２以上の珪素含有化合物からのジュウテリウム置換窒化珪素含有材料作製方法を提供する。適するジュウテリウム置換窒素化合物として例えばＮＨ_２Ｄ、ＮＨＤ_２及びＮＤ_３を用い、適する珪素含有化合物として例えばＳｉＣｌ_４及びＳｉ_２Ｃｌ_６を用いる。本発明に従って得られるジュウテリウム置換窒化珪素含有材料は例えばトランジスタ装置中へ組み入れることができ、これにより得られたトランジスタ装置をＤＲＡＭセル中に用い、さらに得られたＤＲＡＭセルを電子システム中に用いることができる。

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【課題】 従来のＭＯＳＦＥＴデバイスに比べてＧＩＤＬ電流が小さい低ＧＩＤＬ電流ＭＯＳＦＥＴデバイス構造を提供する。
【解決手段】 ＭＯＳＦＥＴデバイス構造は、縁部がソース／ドレイン拡散にわずかに重なる場合（８２）がある中央ゲート導体と、薄い絶縁性の拡散バリア層によって中央ゲート導体から分離した側方ウイング・ゲート導体とを含む。また、側方ウイング・ゲート導体の左右の横方向の縁部が、前記ソース拡散領域および前記ドレイン拡散領域の一方に重なる場合（８０）も含まれる。 （もっと読む）

【課題】　配線抵抗による電圧降下の影響や画素への信号の書き込み不良や階調不良などを防止し、より高画質のＥＬ表示装置や液晶表示装置を代表とする表示装置を提供することを課題とする。
【解決手段】　本発明はＥＬ表示装置や液晶表示装置を代表とする表示装置に用いられる電極や配線として、Ｃｕを有する配線を設ける。また、該配線のＣｕを主成分とする導電膜は、マスクを用いたスパッタ法により形成する。このような構成により、電圧降下や信号のなまりを低減することができる。 （もっと読む）

【課題】 微細トランジスタと高耐圧トランジスタの線幅バラツキを低減する。
【解決手段】 Ｐ型の半導体基板１上の段差部を境にしてＰ型ウエル２及びＮ型ウエル３が形成されたものにおいて、段差低部に形成される前記Ｐ型ウエル２上に第１線幅を有する第１のトランジスタ（微細トランジスタ）が形成され、段差高部に形成される前記Ｎ型ウエル３上に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタ（高耐圧トランジスタ）が形成されていることを特徴とする。 （もっと読む）