【課題】貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供すること。
【解決手段】半導体装置１は、孔１１１が形成された絶縁性あるいは半導体の層１１と、層１１の孔１１１内に設けられた貫通電極１２と、を備える。貫通電極１２は、シード層１２１と、めっき層１２２と、を備える。シード層１２１は、孔１１１の底面１１１Ａを覆う。また、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（未被覆領域）１１１Ｂ１を除いた第二の領域を被覆している。めっき層１２２は、シード層１２１と、未被覆領域１１１Ｂ１の少なくとも一部を覆う。 （もっと読む）

【課題】電気特性の変動が生じにくく、且つ電気特性の良好な半導体装置、およびその作製方法を提供することである。
【解決手段】基板上に下地絶縁膜を形成し、下地絶縁膜上に第１の酸化物半導体膜を形成し、第１の酸化物半導体膜を形成した後、第１の加熱処理を行って第２の酸化物半導体膜を形成した後、選択的にエッチングして、第３の酸化物半導体膜を形成し、第１の絶縁膜および第３の酸化物半導体膜上に絶縁膜を形成し、第３の酸化物半導体膜の表面が露出するように絶縁膜の表面を研磨して、少なくとも第３の酸化物半導体膜の側面に接するサイドウォール絶縁膜を形成した後、サイドウォール絶縁膜および第３の酸化物半導体膜上にソース電極およびドレイン電極を形成し、ゲート絶縁膜およびゲート電極を形成する。 （もっと読む）

【課題】めっき膜厚の制御を精度よく行う。
【解決手段】半導体基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含む半導体装置の製造方法において、めっき工程は、複数の凹部のうち所定幅以下の微細な凹部が導電性材料で埋め込まれる際に、所定の第１の基準電流密度を半導体基板全面における各複数の凹部の側壁の面積を含む第１の表面積Ｓ_１と各複数の凹部の側壁の面積を含まない第２の表面積Ｓ_２との表面積比Ｓｒ＝Ｓ_１／Ｓ_２に基づき補正した第１の電流密度でめっき処理を行う工程（Ｓ１０４）を含む。 （もっと読む）

【課題】占有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】第１の制御ゲート、第２の制御ゲート及び記憶ゲートを有するトランジスタを用いる。記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、少なくとも該記憶ゲートの一部を絶縁体化させて電位を保持させる。情報の書き込みは、第１及び第２の制御ゲートの電位を記憶ゲートを導電体化させる電位とし、記憶ゲートに記憶させる情報の電位を供給し、第１または第２の制御ゲートのうち少なくとも一方の電位を記憶ゲートを絶縁体化させる電位とすることで行う。情報の読み出しは、第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とし、トランジスタのソースまたはドレインの一方と接続された配線に電位を供給し、その後、第１の制御ゲートに読み出し用の電位を供給し、ソースまたはドレインの他方と接続されたビット線の電位を検出することで行う。 （もっと読む）

【課題】微細なトレンチまたはホール等の凹部にボイドを発生させずに確実にＣｕを埋め込むことができ、かつ低抵抗のＣｕ配線を形成すること。
【解決手段】ウエハＷに形成されたトレンチ２０３を有する層間絶縁膜２０２において、トレンチ２０３の表面にバリア膜２０４を形成する工程と、バリア膜２０４の上にＲｕ膜２０５を形成する工程と、Ｒｕ膜２０５の上に、加熱しつつ、ＰＶＤによりＣｕがマイグレーションするようにＣｕ膜２０６を形成してトレンチ２０３を埋める工程とを有する。 （もっと読む）

【課題】信頼性を犠牲にすることなく、オン抵抗を低減することができるトレンチゲート型の半導体装置を提供する。
【解決手段】半導体装置１は、ドレイン領域２１と、ドレイン領域２１に積層されたチャネル領域２０と、チャネル領域２０に積層されたソース領域１６とを有するシリコン半導体層からなる活性領域３０を含む。半導体装置１は、さらに、ソース領域１６からチャネル領域２０を貫通してドレイン領域２１に至るトレンチ１５内に埋め込まれたゲート導体（ポリシリコンゲート）２６と、ソース領域１６に電気的に接続されたソース電極４とを含む。ソース電極４は、ソース領域１６に接するように形成され、ソース領域１６との界面がシリサイド化された密着層４１を有する。密着層４１は、膜厚が１５０Å以下の金属層からなる。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】ＬＤＭＯＳと、ＬＤＭＯＳのソース領域と電気的に接続されるソースプラグＰ１Ｓと、ソースプラグＰ１Ｓ上に配置されるソース配線Ｍ１Ｓと、ＬＤＭＯＳのドレイン領域と電気的に接続されるドレインプラグＰ１Ｄと、ドレインプラグＰ１Ｄ上に配置されるドレイン配線Ｍ１Ｄと、を有する半導体装置のソースプラグＰ１Ｓの構成を工夫する。ドレインプラグＰ１Ｄは、Ｙ方向に延在するライン状に配置され、ソースプラグＰ１Ｓは、Ｙ方向に所定の間隔を置いて配置された複数の分割ソースプラグＰ１Ｓを有するように半導体装置を構成する。このように、ソースプラグＰ１Ｓを分割することにより、ソースプラグＰ１ＳとドレインプラグＰ１Ｄ等との対向面積が低減し、寄生容量の低減を図ることができる。 （もっと読む）

【課題】微細化を達成するとともに、ゲート電極等の信頼性を確保する半導体装置の製造方法を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれのゲート形成領域において、Ｎ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を、Ｐ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第３の金属含有膜Ｆ３を形成し、第１の金属含有膜Ｆ１上及び第３の金属含有膜Ｆ３上に第２の金属含有膜Ｆ２を形成し、Ｎ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第１の金属含有膜Ｆ１の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第３の金属含有膜Ｆ３の仕事関数よりも小さい。 （もっと読む）

【課題】配線加工時のエッチングレートの極端な上昇を抑え、プロセスを安定化させる。
【解決手段】炭化珪素基板１上に形成された炭化珪素層２０の上に、ソース電極８、ゲート電極９、層間絶縁膜１０、層間絶縁膜１０上に形成されたソース電極上部配線１１およびゲート電極上部配線１２とが形成され、ソース電極上部配線１１とゲート電極上部配線１２の下には、これらの上部配線を構成する金属が炭化珪素層２０に拡散することを抑制するためのバリアメタル１６が形成されている。層間絶縁膜１０には、炭化珪素層２０上に形成されたソース電極８およびゲート電極９に到達するようにコンタクトホール１３、１５が形成されており、バリアメタル１６はコンタクトホール内の電極と上部配線との界面、層間絶縁膜１０の側壁と上部配線との界面、および側壁の上端部近傍と上部配線との界面にのみ形成されている。 （もっと読む）

【課題】配線形成時に配線形成用溝の間口を閉塞させないで配線形成用溝内に連続したＣｕ膜を形成できる半導体装置の製造方法を提供する。
【解決手段】配線形成用溝形成工程では、層間絶縁膜１０に配線形成用溝３１を形成する。バリアメタル膜形成工程では、配線形成用溝３１が形成された層間絶縁膜１０上の全面にバリアメタル膜１４を形成する。Ｃｕ膜形成工程では、配線形成用溝３１間の層間絶縁膜１０上の膜厚に比して配線形成用溝３１内の底部の方が厚くなるように、バリアメタル膜１４上にＣｕ膜１５を形成する。リフロー工程では、バリアメタル膜１４上のＣｕ膜１５をリフローさせ、配線形成用溝３１内に埋め込む。そして、除去工程では、少なくとも配線形成用溝３１間の層間絶縁膜１０上のバリアメタル膜１４をＣＭＰ法によって除去する。 （もっと読む）

【課題】半導体用銅合金配線自体に自己拡散抑制機能を有せしめ、活性なＣｕの拡散による配線周囲の汚染を効果的に防止することができ、またエレクトロマイグレーション（ＥＭ）耐性、耐食性等を向上させ、バリア層が任意に形成可能かつ容易であり、さらに半導体用銅合金配線の成膜工程の簡素化が可能である半導体用銅合金配線及び同配線を形成するためのスパッタリングターゲット並びに半導体用銅合金配線の形成方法を提供する。
【解決手段】Ｍｎ０．０５〜２０ｗｔ％を含有し、Ｂｅ，Ｂ，Ｍｇ，Ａｌ，Ｓｉ，Ｃａ，Ｂａ，Ｌａ，Ｃｅの総計が５００ｗｔｐｐｍ以下、残部がＣｕ及び不可避的不純物であることを特徴とするＣｕ−Ｍｎ合金スパッタリングターゲット。 （もっと読む）

【課題】半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】半導体装置は、半導体基板に設けられた第１のトランジスタと、第１のトランジスタ上に設けられた第２のトランジスタとを有する。また、第２のトランジスタの半導体層は、半導体層の上側で配線と接し、下側で第１のトランジスタのゲート電極と接する。このような構造とすることにより、配線及び第１のトランジスタのゲート電極を、第２のトランジスタのソース電極及びドレイン電極として機能させることができる。これにより、半導体装置の占有面積を低減することができる。 （もっと読む）

【課題】携帯電話などのフロントエンドモジュールに使用されているハイパワーアンプは、シリコン系ＣＭＯＳ集積回路をベースとするデバイスであるが、その出力段に多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成したＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。このポリシリコンプラグは、熱処理に起因する固相エピタキシャル成長により収縮し、シリコン基板に歪が発生する。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴ等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、ポリシリコンプラグを埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うものである。 （もっと読む）

【課題】タングステン膜を使用した部分の抵抗を低減した半導体装置を提供する。
【解決手段】半導体装置の製造方法では、基板内に設けた開口部内、又は基板上にタングステン膜を形成する。タングステン膜の形成後、エッチバック又はエッチングを行う前にタングステン膜に対してアニール処理を行う。これにより、タングステン膜の結晶状態を変化させる。 （もっと読む）

【課題】包囲型ゲート電極付きの歪みＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】
半導体基板１上に第１の絶縁膜２が設けられ、第１の絶縁膜２上に第２の絶縁膜３が選択的に設けられ、第２の絶縁膜３上に設けられた第１の半導体層５間に、第２の絶縁膜３が設けられていない部分上に設けられた第２の半導体層６が挟まれた構造からなる半導体層が島状に絶縁分離されて設けられ、第２の半導体層６の周囲にはゲート絶縁膜１２を介して包囲型ゲート電極１３が設けられ、第１の半導体層５には概略高濃度ソースドレイン領域（８、１１）及び低濃度ソースドレイン領域（９、１０）が設けられ、第２の半導体層６には概略チャネル領域が設けられ、高濃度のソースドレイン領域（８、１１）及び包囲型ゲート電極１３には配線体（１７、１８、２０、２１）が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】酸窒化物膜を作製する成膜技術を提供する。また、その酸窒化物膜を用いて信頼性の高い半導体素子を作製する。
【解決手段】窒化インジウム、窒化ガリウム、窒化亜鉛の少なくとも１つを原料の一とし、これと、酸化インジウム、酸化ガリウム、酸化亜鉛の少なくとも１つと混合して窒素雰囲気中で焼結したインジウムとガリウムと亜鉛を有する酸窒化物よりなるスパッタリングターゲットを用いて酸窒化物膜を作製することにより、必要な濃度の窒素を含んだ酸窒化物膜が得られる。得られた酸窒化物膜はトランジスタのゲートやソース電極、ドレイン電極等に用いることができる。 （もっと読む）

【課題】高温で成膜される低融点金属の凝集を防止し、十分なバリア性及びぬれ性を有するバリア層を形成して、凹部に低融点金属を付け回り良く充填する。
【解決手段】電子部品の製造方法が、４Ｐａ以上２０Ｐａ以下の圧力下で、被処理体３０６と接する電極３０１に第１のバイアス電力を印加し、プラズマ処理により被処理体３０６の上にＴｉＮｘからなる第１のバリア層４０４を成膜する手順と、４Ｐａ以上２０Ｐａ以下の圧力下で、電極３０１に第１のバイアス電力よりも小さいイオン入射エネルギーを与える第２のバイアス電力を印加し、またはバイアス電力を印加しないで、プラズマ処理により第１のバリア層の上にＴｉＮｘからなる第２のバリア層４０５を成膜する手順と、第２のバリア層４０５の上に、Ｔｉからなる第３のバリア層４０９を成膜する手順と、第３のバリア層４０９の上に低融点金属４０６を充填する手順と、を有する。 （もっと読む）

【課題】 本発明は、以上の点に鑑み、異種金属からなる導電層間に介在されるような場合でも十分なバリア性能を発揮し得るバリア層を生産性よく形成することができるバリア層の形成方法を提供する。
【解決手段】 バリア層ＢＭは、処理対象物Ｗを一方の導電層ＣＬ１を有するものとし、この処理対象物と、例えばＴｉ製のターゲット２とを真空処理室１ａ内に配置し、真空処理室内に希ガスを導入してプラズマ雰囲気を形成し、ターゲットをスパッタリングして一方の導電層表面に第１金属層を形成し、真空処理室内に酸素ガス及び窒素ガスを含むガスを導入してプラズマ雰囲気を形成し、第１金属層の表面を酸窒化処理すると共に、ターゲットをもプラズマ雰囲気に曝して当該ターゲット表面を酸窒化し、真空処理室内に希ガスを更に導入してプラズマ雰囲気を形成し、ターゲットをスパッタリングして酸窒化処理された表面に第２金属層を形成してなる。 （もっと読む）

【課題】しきい値電圧の経時的な低下を抑制でき、またアルミ配線による絶縁膜の腐食やＡｌスパイクに起因するゲート・ソース間の短絡を防止できる半導体装置を提供する。
【解決手段】半導体装置のＭＯＳＦＥＴセルは、ポリシリコンのゲート電極６およびｎ^-ドリフト層２の上部に形成されたｎ⁺ソース領域４を備える。ゲート電極６上は層間絶縁膜７によって覆われており、Ａｌのソース電極１０１は、層間絶縁膜７上に延在する。またゲート電極６にはＡｌのゲートパッド１０２が接続される。ソース電極１０１と層間絶縁膜７との間、並びにゲートパッド１０２とゲート電極６との間のそれぞれに、Ａｌの拡散を抑制するバリアメタル層９９が配設される。 （もっと読む）

【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。 （もっと読む）