【課題】ゲート電極部と容量コンタクトプラグとのショートを防止する。
【解決手段】複数のゲート電極部１０と該ゲート電極部１０間を接続する配線部との上に、耐エッチング膜１７を備えたゲートハードマスク２０を形成後、前記配線部上の前記耐エッチング膜１７を除去する。これにより、ＣＭＰ処理を経てコンタクトプラグ２２を形成し、さらに、エッチングにより容量コンタクトホール２４を開口して容量コンタクトプラグ２５を形成した場合に、ゲート電極部１０と容量コンタクトプラグ２５とのショートを防止することができる。 （もっと読む）

【課題】フォトリソグラフィー法及びエッチング法を用いることなく導電層間を接続することができる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、基板上に第１導電層と層間絶縁膜と第２導電層とを順に積層形成する導電層工程と、前記第２導電層の表面から物理的加工を施すことで、前記第２導電層と前記層間絶縁膜とを貫通して前記第１導電層に達する凹部を形成するコンタクトホール形成工程と、を有することを特徴とする。 （もっと読む）

【課題】半導体装置内の埋め込みコンタクトホールを簡略な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するにあたり、半導体素子層の全面に層間絶縁膜１０９を形成する（第１工程）。次いで、半導体装置内のシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂからなる２つの領域が露出するように層間絶縁膜にコンタクトホール１０９ａを形成する（第２工程）。そして、コンタクトホールから露出しているシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂの表面に無電解めっき法により選択的に金属膜１１１を形成する（第３工程）。 （もっと読む）

【課題】ゲート電極との短絡を抑えたセルフアラインコンタクトを有する、製造コストの低い半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、それぞれ半導体基板２上に形成され、それぞれゲート電極４ａ、４ｂを有し、互いの間のソース・ドレイン領域８ａを共有する隣接したトランジスタ１ａ、１ｂと、ゲート電極４ａ上に形成された絶縁膜１１ａと、ゲート電極４ｂ上に形成された絶縁膜１１ａよりも厚さの厚い領域を有する絶縁膜１１ｂと、ソース・ドレイン領域８ａに接続され、その中心位置がゲート電極４ａ、４ｂの間の中心位置よりもゲート電極４ｂ側に位置するＳＡＣ１４と、を有する。 （もっと読む）

【課題】半導体膜の厚みを適当な範囲に制御することによって、大きいドレイン電流を有するとともに、所望の電気的特性を備える半導体装置を提供する。
【解決手段】半導体装置は、主表面１ａを有するガラス基板１と、主表面１ａ上に設けられ、チャネル領域１１と、チャネル領域１１の両側に位置するソース領域９およびドレイン領域１３とが形成されたポリシリコン膜７と、ポリシリコン膜７に接触するように設けられたゲート絶縁膜１７と、ゲート絶縁膜１７を介してチャネル領域１１に向い合う位置に設けられたゲート電極２１とを備える。ポリシリコン膜７は、５０ｎｍを超え１５０ｎｍ以下の厚みを有する。ソース領域９およびドレイン領域１３は、ポリシリコン膜７の頂面７ａからポリシリコン膜７の底面７ｃにまで達して形成されている。 （もっと読む）

【課題】高融点バリアメタル層を形成すること無く、Ｓｉ膜又はＳｉを主成分とする膜と良好なコンタクト特性を実現するＡｌ合金膜を提供する。
【解決手段】半導体デバイス（ＴＦＴ）は、チャネル部１１を形成する様にＳｉ半導体膜７上に配設された被酸化のオーミック低抵抗Ｓｉ膜８と、オーミック低抵抗Ｓｉ膜８と直接に接続し、且つ、接続界面近傍に、少なくともＮｉ原子、Ｎ原子及びＯ原子を含むアルミニウム合金膜から成る、ソース電極９及びドレイン電極１０とを有する。 （もっと読む）

【課題】活性層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系ホモロガス酸化物半導体を用い、エッチングストッパー層を形成することなく活性層のダメージを抑制するとともに、ソース・ドレイン電極の低抵抗化を図ることが可能な薄膜トランジスタの製造方法及び電気光学装置の製造方法を提供する。
【解決手段】Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜１６を形成する工程と、前記酸化物半導体膜を活性層１８にパターン加工する工程と、前記酸化物半導体膜を５００℃以上で熱処理する工程と、前記酸化物半導体膜がパターン加工され、かつ、熱処理した活性層を覆うように金属膜を形成する工程と、前記金属膜をエッチングしてパターン加工することにより前記活性層と接触するソース電極２０Ａ及びドレイン電極２０Ｂの少なくとも一方を形成する工程と、を含むことを特徴とする薄膜トランジスタの製造方法。 （もっと読む）

【課題】高アスペクト比を有するプラグを充填する方法を提供する。
【解決手段】高アスペクト比を有するプラグを充填する本発明の方法においては、核形成層を、バイアの側壁上ではなく、バイアの底に形成する。プラグ充填はバイアの底からトップへの方向であり、側壁から内側へではない。得られるプラグは、無ボイドであり、継ぎ目無しである。 （もっと読む）

【課題】積層構造のゲート電極をもつ薄膜トランジスタにおいて、ゲート電極上の絶縁層のステップカバレージの低下を防止し、かつ、前記第１金属層のヒロック（ｈｉｌｌｏｃｋ）の生成を防止する。
【解決手段】基板上に第１金属層４３と第２金属層４５を連続して蒸着し、さらに所定幅（Ｗ１）を持つ感光膜４７を形成する（図５（ａ））。感光膜４７をマスクとして第２金属層４５を等方性のウェットエッチング方法で感光膜の幅（Ｗ１）よりも１μｍ乃至４μｍ程度小さな幅（Ｗ２）にパターニングする（図５（ｂ））。次に、感光膜４７をマスクとして第１金属層４３を異方性エッチング方法で幅（Ｗ１）を持つようにパターニングして積層構造のゲート電極を形成する（図５（ｃ））。１μｍ＜Ｗ１−Ｗ２＜４μｍの関係にあればステップカバレージの低下とヒロックの両方を防止できる。 （もっと読む）

【課題】ゲート電極とのコンタクトのためのコンタクトホールの形成時に、ゲート電極が深く掘り下げられることを防止できる半導体装置を提供すること。
【解決手段】ゲートトレンチ６を有するエピタキシャル層３に、ボディ領域５、ドレイン領域４、ソース領域９およびボディコンタクト領域１０を形成する。ゲートトレンチ６には、ゲート電極８を埋設する。エピタキシャル層３には、層間絶縁膜１１を積層する。ゲート電極８と層間絶縁膜１１との間には、エピタキシャル層３とはエッチングレートの異なる材料からなるエッチングストッパ層１４を介在させる。そして、エッチングにより、ゲート電極８およびボディコンタクト領域１０それぞれとのコンタクトのための、ゲートコンタクトホール１３およびソースコンタクトホール１５を同時に形成する。ゲートコンタクトホール１３は、平面視でエッチングストッパ層１４と重なるように形成する。 （もっと読む）

【課題】空隙やボイドなどを生じることなく、微細空間を硬化金属によって満たし得る方法を提供すること、微細隙間で冷却された硬化金属の凹面化を回避し得る方法を提供すること、及び、工程の簡素化、歩留りの向上などに寄与し得る方法を提供すること。
【解決手段】処理対象である対象物２に存在する微細空間２１に溶融金属４を充填し硬化させるに当たって、微細空間２１の開口する開口面からその内部に溶融金属４を充填した後、微細空間２１内の充填溶融金属４１を、大気圧を超える強制外力Ｆ１を印加した状態で冷却し硬化させる工程を含む。 （もっと読む）

【課題】半導体集積回路デバイス基板におけるビア構造をメタライズするための方法を提供する。
【解決手段】半導体集積回路デバイス基板は、前面、背面、ビア構造を備え、ビア構造は、基板の前面に開口部、基板の前面を内向きに伸びる側壁部、および底部を備え、前記方法は以下からなる：
半導体集積回路デバイス基板に、（ａ）銅イオン源、および（ｂ）レベラー化合物からなる電解銅沈積組成物を接触させて、前記レベラー化合物はジピリジル化合物およびアルキル化剤の反応生成物からなり；
電流を電解銅沈積組成物に供給し銅金属をビア構造の底部および側壁部に沈積し、これによって銅充填ビア構造を得る。 （もっと読む）

【課題】表示デバイスに用いられる薄膜トランジスタ基板の配線構造において、Ａｌ合金膜と透明画素電極を直接コンタクトさせることができるとともに、薄膜トランジスタの製造プロセス中に用いられるアミン系剥離液に対する腐食性を改善できるＡｌ合金膜を開発し、それを備えた表示デバイスを提供する。
【解決手段】Ｇｅを０．２〜２．０原子％、および元素群Ｘ（Ａｇ、Ｉｎ、Ｓｎ、Ｎｉ、Ｃｏ、Ｃｕ）より選択される少なくとも１種の元素を含むと共に、希土類元素と高融点金属群（Ｔｉ、Ｔａ、Ｖ、Ｎｂ、Ｍｏ、Ｗ、Ｃｒ、Ｚｒ、Ｈｆ）からなる元素群Ｑより選択される少なくとも１種の元素を０．０２〜１原子％含み、かつ、粒径が１００ｎｍを超える析出物が１０^−６ｃｍ^２あたり１個以下であるところに特徴を有するＡｌ合金膜と、該Ａｌ合金膜を備えた表示装置。 （もっと読む）

【課題】ＣＶＤによりＴｉ膜を成膜する際に、より低抵抗でかつ抵抗のばらつきが小さいＴｉ膜を成膜することができ、プラズマダメージを小さくすることができるＴｉ膜の成膜方法を提供すること。
【解決手段】チャンバ内にシリコンウエハを配置し、ＴｉＣｌ_４ガスおよびＨ_２ガスを含む処理ガスを導入しつつチャンバ内にプラズマを生成し、そのプラズマにより処理ガスの反応を促進してシリコンウエハ上にＴｉ膜を成膜するにあたり、チャンバ内にシリコンウエハが配置された状態でＴｉＣｌ_４ガスを導入した後、チャンバ内にプラズマを生成する。 （もっと読む）

【課題】容易にコンタクト抵抗を低減することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に多結晶シリコン膜を形成し、その後、この多結晶シリコン膜の表面をエッチングする。そして、エッチングされた多結晶シリコン膜をシリサイド化して、シリサイド膜１２を形成する。更に、シリサイド膜１２に接するプラグ２３ｓ、２３ｄ及び２３ｇを層間絶縁膜２１内に形成する。 （もっと読む）

【課題】シェアードコンタクトホールの開口不良を抑制できる半導体装置およびフォトマスクを提供する。
【解決手段】シェアードコンタクトホールＳＣ１、ＳＣ２は、ゲート電極層ＧＥ１、ＧＥ２とドレイン領域ＰＩＲとの双方に達している。平面視において、ゲート電極層ＧＥ１、ＧＥ２の一方側壁Ｅ２が、一方側壁Ｅ１の仮想延長線Ｅ１ａよりも他方側壁Ｅ４側にずれて位置している。平面視において、ゲート電極層ＧＥ１、ＧＥ２のシェアードコンタクトホールＳＣ１、ＳＣ２が達する部分の線幅Ｄ１の中心線（Ｃ２−Ｃ２）が、ゲート電極層ＧＥ１、ＧＥ２のチャネル形成領域ＣＨＮ１、ＣＨＮ２上に位置する部分の線幅Ｄ２の中心線（Ｃ１−Ｃ１）に対してずれて位置している。 （もっと読む）

【課題】 ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極およびベース電極が配置される。１層目の電極は２層目の電極よりその厚みが薄く、第２ベース電極下方の動作領域（エミッタ領域）から１層目のエミッタ電極を経由して、２層目のエミッタ電極へ流れる電流経路は、ほぼ真上に電流が引き上げられる第２エミッタ電極下方の電流経路と比べて抵抗が高くなり、チップ内の電流密度が不均一になる問題があった。
【解決手段】 第１ベース電極および第１エミッタ電極を全て短冊状に形成し、交互に平行して配置し、第２エミッタ電極の面積を第２ベース電極の面積より拡張する。これにより、エミッタ領域から第１エミッタ電極を介して第２エミッタ電極まで略真上に引き上げられる電流経路が増加するので、チップ全体の電流密度が不均一になることを回避できる。 （もっと読む）

【課題】 構造を複雑化させることなく、サージ電流によるスイッチング素子の破壊を抑制することのできる半導体装置を提供すること。
【解決手段】 半導体装置１において、活性層５に第１ディープトレンチ６を形成する。アクティブ領域９には、ボディ領域１１とドリフト領域１２とを形成する。ボディ領域１１の表層部には、ソース領域１３を形成する。ドリフト領域１２の表層部には、ドレイン領域１５を形成する。また、フィールド領域１０には、第２ディープトレンチ２０を形成する。第２ディープトレンチ２０の内側面を１対のシリコン酸化膜２１で被覆し、その内部をポリシリコン２２で埋め尽くす。そして、第１、第２ディープトレンチ６，２０間の第１半導体領域２３をソース領域１３に電気的に接続する。また、第２ディープトレンチ２０外の第２半導体領域２８をドレイン領域１５に電気的に接続する。 （もっと読む）

【課題】非対称トランジスタの接合リークを抑制する。
【解決手段】半導体装置１００は、シリコン基板１０１の上部に設けられたゲート電極１１５と、ゲート電極１１５の異なる側方においてシリコン基板１０１に設けられた第一不純物拡散領域１０３および第二不純物拡散領域１０５とを有するＭＯＳＦＥＴ１１０を含む。ＭＯＳＦＥＴ１１０は、第一不純物拡散領域１０３の上部にエクステンション領域１０７を有するとともに第二不純物拡散領域１０５の上部にエクステンション領域１０７を有さず、第一不純物拡散領域１０３上に第一シリサイド層１０９を有するとともに、ゲート電極１１５側端部の近傍において第二不純物拡散領域１０５上にシリサイド層を有しない。 （もっと読む）

【課題】半導体基板の損傷を最大限抑制して素子の漏洩電流発生が防止できる半導体素子の製造方法を提供する。
【解決手段】第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜２６を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板２０の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにし、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成されて金属配線の断絶が最小化できる。 （もっと読む）