【課題】煩雑な工程を要せずに、アスペクト比の高い所望の形状のパターンを形成することのできるパターン形成方法、このパターン形成方法を用いた電子装置または光学装置の製造方法、並びに、このパターン形成方法を用いた電子装置または光学装置の製造装置を提供する。
【解決手段】誘電率及び／又は磁化率が異なる２以上の物質からなるネガパターンに電場及び／又は磁場を印加して電気力線及び／又は磁力線の疎密差を前記ネガパターンの近傍に発生させ、前記電気力線及び／又は磁力線の疎密差に沿って少なくとも１以上の流動性のある物質を移動させて所望のポジパターンを形成する方法であって、前記ネガパターンの内部に前記流動性のある物質の少なくとも一部が進入することでポジパターンを形成し、その後少なくとも１以上の流動性のある物質の少なくとも一部を固化形成する。 （もっと読む）

【解決手段】 マイクロ電子デバイスを形成する方法および対応して形成される構造を説明する。当該方法は、基板のソース／ドレインコンタクト上に配設されている第１のコンタクト金属と、第１のコンタクト金属の上面に配設されている第２のコンタクト金属とを含む構造を形成する段階を備えるとしてよい。第２のコンタクト金属は、基板上に配設されている金属ゲートの上面に配設されているＩＬＤの内部に配設されている。 （もっと読む）

【課題】縦型炉を使った半導体装置の製造において、シリコンウェハ裏面を保護することで、工程中でのウェハの汚染を抑制し、又ウェハのデチャックを容易にする。
【解決手段】シリコン基板の一の面は半導体素子を形成するものである。他の面に酸化膜を形成する工程と、第１の膜を、一の面を覆うように、また他の面の酸化膜を覆うように成膜する工程と、第１の膜を、パターニングし、マスクパターンを形成する工程と、一の面に、素子分離領域を形成する工程と、他の面において、第１の膜を除去する工程と、一の面においてゲート絶縁膜２８Ｇを形成する工程と、一の面においてゲート絶縁膜２８Ｇを介してゲート電極２９Ｇを形成する工程と、ゲート電極２９Ｇの両側にソース・ドレイン領域２１ｃ，２１ｄを形成し、トランジスタを形成する工程と、他の面に前記酸化膜を維持したまま、半導体基板上方に配線層を形成する工程と、を含む。 （もっと読む）

【課題】ソース／ドレイン拡散層に形成されるシリサイド層のスパイクやコンタクトの突き抜けを抑制して、接合リークの発生を低減するとともに、シリサイド層を低抵抗化した半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、半導体基板１０の上に形成されたトランジスタを有する。トランジスタのゲート電極は、ポリシリコン電極１４とその上に形成されたシリサイド層３２から構成される。さらに、低濃度ドーピング領域１６、高濃度ドーピング領域からなるソース／ドレイン拡散層２０、ソース／ドレイン拡散層２０上のシリサイド層３０を備える。シリサイド層３０の表面は、半導体基板１０の表面よりも上方に位置している。また、シリサイド層３０はシリサイド化反応抑制金属を含み、シリサイド層３０の表面から所定の深さに至る領域において、シリサイド層３０の表面から基板側へ向かってシリサイド化反応抑制金属の濃度が高くなる濃度プロファイルを有する。 （もっと読む）

【課題】 簡便に形成可能であり、リーク電流の発生を抑制できる薄膜トランジスタ及び薄膜トランジスタの製造方法を提供する。
【解決手段】 薄膜トランジスタ２２は、ソース領域及びドレイン領域の一方である第１領域と、他方である第２領域と、を有した半導体層２５と、ゲート絶縁層２７と、ゲート絶縁層上に形成され、第１領域から外れて位置し、第２領域に重ねられた開口部３０ａを有した環状のゲート電極３０と、層間絶縁膜３１と、半導体層の第１領域に接続された第１電極と、半導体層の第２領域に接続された第２電極と、を備えている。 （もっと読む）

【課題】絶縁体又は半導体の表面に、超臨界流体又は亜臨界流体を使用するとともに誘導共析現象を利用して短時間で厚いめっき層を無電解めっきで得られるようにした無電解めっき方法を提供すること。
【解決手段】絶縁体としてのガラス基板試料２２の表面に無電解めっきする際に、無電解めっき液１９中に金属粉末を分散させた状態で超臨界流体ないしは亜臨界流体を使用して無電解めっきを行う。そうすると、誘導共析現象を利用して短時間で均質な厚いめっき層が得られる。本発明の無電解めっき方法では、金属粉末として平均粒径は１ｎｍ以上１００μｍ以下のものを使用でき、半導体素子内の微細金属配線形成方法であるダマシン法ないしデュアルダマシン法にも適用可能である。 （もっと読む）

【課題】 微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供すること。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする。 （もっと読む）

特に、ブラインドマイクロビア（ＢＭＶ）およびトレンチにおいて非常に均一な銅析出を生成させるために、銅を電解析出するための水性酸浴が提供され、前記浴は、少なくとも１種の銅イオン源、少なくとも１種の酸イオン源、少なくとも１種の光沢剤化合物および少なくとも１種のレベラー化合物を含み、少なくとも１種のレベラー化合物は、合成によって製造される非官能基化ペプチドおよび合成によって製造される官能基化ペプチドおよび合成によって製造される官能基化アミノ酸を含む群から選択される。
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【課題】基板に形成されたホールの内部にスパッタリングにより成膜した貴金属膜の厚みを、ホールの両サイドで対称なものとすることができ、したがって、貴金属膜に断線等の不具合が生じる虞がなく、信頼性をより向上させることができる貴金属膜の成膜装置及び貴金属膜の成膜方法を提供する。
【解決手段】本発明の貴金属膜の成膜装置は、基板２３に形成されたホールの内部に貴金属膜をスパッタリングにより成膜する装置であり、ターゲット２４と、このターゲット２４に対向配置されるステージ２２と、ターゲット２４にスパッタリング電力Ｐ_ｔ（Ｗ）を印加する電源２６とを備え、ターゲットの直径Ｔと、ターゲット２４とステージ２２上の基板２３との距離Ｌとの比Ｌ／Ｔを、０．５以上かつ１．５以下の範囲で変更可能とした。 （もっと読む）

【課題】半導体装置におけるナノスケールの微細構造物を用いた配線部分に金属をボイドなく埋め込み、電気的な不良を抑制して半導体装置の歩留りを向上させる。
【解決手段】半導体基板上に形成された絶縁膜に設けられたヴィアホール又はトレンチに金属めっき膜を埋め込む工程において、まず、最初のめっき液の容積、補充しためっき液量、処理したウェーハ枚数、流した電流値及び排出しためっき液量の各データを収集する。次いで、取得した電流値に基づいてめっき処理の累積電荷量を算出する。また、全めっき液の容積を算出する。そして、取得した、全めっき液の容積、排出しためっき液量および累積電荷量に基づいて、めっき液に含まれる抑制剤の分解物量を算出する。分解物量が予め設定された閾値以下である場合にのみ半導体基板のめっき処理を実施する。 （もっと読む）

一又は複数のナノ構造の作成方法が開示されており、当該方法は：基板の上部表面上に導電層を形成すること；導電層上に触媒のパターン層を形成すること；触媒層上に一又は複数のナノ構造を成長させること；及び一又は複数のナノ構造の間及び周囲の導電層を選択的に除去することを含んでなる。デバイスもまた開示されており、該デバイスは、基板、ここで基板は一又は複数の絶縁領域によって隔てられた一又は複数の露出金属島を含んでなる；一又は複数の露出金属島又は絶縁領域の少なくともいくつかを覆う基板上に配された導電性補助層；導電性補助層上に配された触媒層；及び触媒層上に配された一又は複数のナノ構造を含んでなる。 （もっと読む）

【課題】デュアルストレスライナを介して開口部を形成する際に、オーバーエッチングよるダメージの影響を少なくして製造歩留まりを向上させる。
【解決手段】基板１００にＮＦＥＴ１０１、ＰＦＥＴ１０３、及び配線１０２を形成し、全面に伸張応力誘起層１０５を形成し、ＮＦＥＴ１０１上に伸張応力誘起層１０５が残るようにエッチングし、全面に圧縮応力誘起層３０１を形成し、ＰＦＥＴ１０３上及び配線上１０２の圧縮応力誘起層３０１の厚さを部分的に減少させ、全面に絶縁膜５０２を形成し、絶縁膜５０２、伸張応力誘起層１０５、及び圧縮応力誘起層３０１をエッチングして、ＮＦＥＴ１０１、ＰＦＥＴ１０３、及び配線１０２に通じる開口部５０１を形成する。 （もっと読む）

【課題】白金族の膜を加工性良く安価にエッチングできるエッチング方法及び半導体装置の製造方法を提供する。
【解決手段】過マンガン酸塩を含む、ｐＨが１２．６〜１５．８の溶液で、白金族の膜をエッチングすることを特徴とするエッチング方法が提供される。 （もっと読む）

【課題】 エレクトロマイグレーションの制約を受け難く、配線抵抗が小さくトランジスタの電力損失が少ない、パッド配置の制約の少ないパワーＭＯＳトランジスタを提供する。
【解決手段】 半導体基板１に形成されたソース領域２およびドレイン領域３が格子状に形成されたゲート４を挟んで互いに隣接するＭＯＳトランジスタにおいて、半導体基板１上に順次形成された３層のメタル配線５、６、７とを有する。メタル配線は、ソース領域及びドレイン領域に電気的に接続され、ドレイン領域を第３層メタル配線７に接続する場合、ソース領域を第２層メタル配線６及び第１層メタル配線５に接続する。第３層メタル配線７のドレイン配線は、半導体基板１の全領域を覆うように配置され、第１層及び第２層メタル配線５、６のソース配線は第１層及び第２層メタル配線の全領域を覆うように配置される。 （もっと読む）

【課題】傾斜したマルチカソードの各々でスパッタされた中性原子を用いることでウェハー表面のパターン化された孔または溝でより良い側壁および底部のカバレッジを形成できるスパッタリング装置を提供する。
【解決手段】ウェハーホルダ１２がその中心軸周りに回転するようにされて底壁に設けられ、かつウェハーホルダ上に配置されたウェハーに対して少なくとも２つの傾斜されたカソード１１ａ〜１１ｄが上壁に設けられる反応容器１０を備え、カソードの各々はｒｆ発生器から整合回路を介してｒｆ電流が供給され、ガス導入部とガス排出部を含む圧力制御機構を備える。 （もっと読む）

【課題】ＬＤＤサイドウォール形成時に、ＮＭＯＳ／ＰＭＯＳ境界領域の２重エッチングによる不具合を克服する。
【解決手段】ＮＭＯＳ／ＰＭＯＳ境界領域にゲートレベル配線を形成し、ＬＤＤサイドウォール形成時に２重エッチングされるゲートレベル配線の最上層に、サイドウォール絶縁膜層とエッチング選択比のとれる膜１０７をハードマスクとして形成しておくことで、ゲートレベル配線に接続するプラグコンタクト１１２形成時にゲート電極のオーバーエッチによる堆積物の付着を防止する。 （もっと読む）

【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 （もっと読む）

【課題】アモルファスＳｉ−ＴＦＴに関し、Ａｌ−Ｎｉ系合金からなる電極配線層を半導体層に直接接合可能とする素子の接合技術を提供する。
【解決手段】本発明は、半導体層とＡｌ−Ｎｉ系合金からなる電極配線層と透明電極層とを備え、前記半導体層と前記電極配線層とが直接接合された部分を有する素子の接合構造において、電極配線層に直接接合された半導体層は、１．０×１０^２１ａｔｏｍｓ／ｃｍ^３〜１．０×１０^２２ａｔｏｍｓ／ｃｍ^３のリンと、５×１０^１７ａｔｏｍｓ／ｃｍ^３〜１×１０^２１ａｔｏｍｓ／ｃｍ^３の窒素を含有したアモルファスＳｉであることを特徴とする。 （もっと読む）

【課題】半導体装置の特性の向上、特に、配線の低抵抗化、また、配線材料の半導体装置を構成する半導体層への拡散の低減を図る。
【解決手段】半導体装置を、基板上に形成された半導体膜（１３）と、半導体膜上にゲート絶縁膜を介して形成され、第１導電性材料よりなるゲート電極部（Ｇ）と、ゲート電極部と同一層に、ゲート電極部と電気的に接続されるよう配置され、前記前記第１導電性材料とは異なる第２導電性材料を含有する配線部（ＧＬ）と、を有するよう構成する。ゲート電極部と配線部とを異なる材料で構成することで、ゲート電極部および配線部の構成材料を最適化できる。例えば、チャネル領域上のゲート電極（Ｇ）部を拡散し難いＮｉ配線で構成し、チャネル領域とは重ならないゲート配線（ＧＬ）部は、抵抗の低いＡｇ配線を用い、配線の低抵抗化を図る。 （もっと読む）

【課題】ゲート電極の形状を改良して、インパクトイオン化の原因となるドレイン端での電界集中を防止可能な薄膜トランジスタを備えた半導体装置、この半導体装置の製造方法、および当該半導体装置を素子基板として用いた電気光学装置を提供すること。
【解決手段】半導体装置１０ｘの薄膜トランジスタ３０ｎにおいて、ゲート電極３ｎは、その表面を酸化してなるシリコン酸化膜３ｓにより覆われて、エッジ部分３ｗ、３ｘ、３ｙ、３ｚが丸みを有しているため、ゲート電極３ｎには、電界の集中するエッジ部分がない。このため、ゲート電極３ｎのエッジ部分に対してゲート絶縁層２を介して対向するチャネル領域１３０ｎのドレイン端では、電界が集中しないので、インパクトイオン化が発生しにくい。それ故、下地絶縁層１２上に形成された薄膜トランジスタ３０ｎであっても、良好な電流−ゲート電圧特性を有する。 （もっと読む）