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Fターム[4M104FF21]の内容

半導体の電極 (138,591) | 構造 (12,435) | コンタクトホールの孔埋め構造 (1,175)

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【課題】TFT(半導体装置)の特性を向上させる。特に、低温プロセスに有望なTFT構成を提供する。
【解決手段】基板(1)と、基板上に形成された第1の半導体膜(3)と、第1の半導体膜上に形成された絶縁膜(13、16)と、絶縁膜上に形成された第2の半導体膜(203)と、絶縁膜に囲まれ、第1の半導体膜と第2の半導体膜とに接する電極(P2)と、を含む半導体装置の、電極(P2)の第2の半導体膜(203)に接する部分を金属窒化物(17)とする。このように電極の第2の半導体膜に接する部分に金属窒化物を設けたので、第2の半導体膜中への電極を構成する材料の拡散や、電極材料と半導体膜との不所望な反応を防止することができる。よって、半導体装置の特性を向上させることができる。 (もっと読む)


【課題】トランジスタのチャネル部に印加される応力を増加させて、電流増加効果を高めることを可能とする。
【解決手段】ダミーゲートを除去することで形成された溝39、59を有して半導体基板11上に形成された側壁絶縁膜33、53と、前記溝39、59内にゲート絶縁膜41を介して形成されたゲート電極43、63と、前記側壁絶縁膜33、53上から前記半導体基板11上にかけてそれぞれに形成された第1、第2応力印加膜21、22と、前記ゲート電極43、63の両側に前記半導体基板11に形成されたソース・ドレイン領域35、36、55、56とを有し、前記応力印加膜21、22は前記第1溝39、第2溝59が形成される前に成膜されていることを特徴とする。 (もっと読む)


【課題】コンタクトブロックを用いた炭素元素からなる線状構造体を材料とする配線を、できるだけ工程数を削減して、低コストで容易且つ確実に形成する。
【解決手段】コンタクトブロック1,2の対向面1a,2aを起点として、互いの対向面に向かってそれぞれ複数本のCNT3a,3bを成長させてゆき、CNT3a,3bを交差するように接触させて両者を電気的に接合してCNT束3を形成する。そして、電気的に接合されたCNT束3の間隙を金属材料4で埋め込み、CNT束3と金属材料4との複合状態とされてなる配線5を形成する。 (もっと読む)


【要 約】
【課題】ガラス基板から剥離しないゲート電極を形成する。
【解決手段】本発明では、酸素を含有する銅又は銅を主成分とした薄膜である第一の層32をガラス基板11の表面に形成し、第一の層32の表面に、酸素を含有しない銅又は銅を主成分とした薄膜をから成る第二の層33を形成し、第一の層32と第二の層33の二層構造の銅を主成分とする配線膜13を形成しており、銅を主成分とする配線膜13を窒素プラズマで処理した後、その表面に窒化ケイ素薄膜(例えばゲート絶縁膜14)を形成している。窒化ケイ素薄膜を形成する際のシランガスの影響が、ガラス基板11の界面に及ばないので、銅を主成分とする配線膜13から成るゲート電極15や蓄積容量電極12がガラス基板11から剥離しない。 (もっと読む)


【課題】高精度のセルフアライメント構造を形成して半導体層に拡散層を形成する不純物元素のイオン注入を行うことにより、特性の向上を図る半導体装置を製造する半導体装置の製造方法を提供する。
【解決手段】各拡散層形成領域7〜9を相互に位置決めするイオン注入制御開口部13〜14を形成する工程を施した後に、各拡散層毎にイオン注入開口部29,30を形成するイオン注入マスク層形成工程と、各イオン注入開口部から不純物元素をイオン注入して各拡散層を形成する拡散層形成工程を実施する。イオン注入制御開口部が各拡散層形成工程におけるセルフアライメント構造を構成して各拡散層が形成される。 (もっと読む)


【課題】開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板11に形成された所定パターンの活性領域12と、半導体基板11上の所定位置に形成されたゲート電極14と、半導体基板11上に形成された層間膜16aと、中央部において幅が極小となる開口形状を有し、層間膜16aを貫通して活性領域12およびゲート電極14と接続されるシェアードコンタクト17を備える (もっと読む)


【課題】本発明タングステン形成プロセスを提供する。
【解決手段】タングステンプラグ及び層の形成方法が、明らかにされている。ポリシリコン又はアモルファスシリコンの薄い層(たとえば15)が、接触開孔内に形成される。シリコンはWFに露出され、それによってタングステンプラグ(たとえば21)が形成される。 (もっと読む)


【課題】FETのチャネル領域に効果的にストレスを印加できる半導体装置及びその製造方法を提供することを目的としている。
【解決手段】FETにおけるソース/ドレイン領域14,15のコンタクト部19S,20S,19D,20Dが存在しない部分に、それぞれ埋め込み絶縁膜21S−1,21S−2,21S−3,21D−1,21D−2,21D−3を設けた。上記埋め込み酸化膜の体積膨張により発生する圧縮方向のストレスをFETのチャネル領域に印加することでホールの移動度を向上させ、ドレイン電流を増大させて性能を向上させる。 (もっと読む)


【課題】電流のリークが生じることを抑制した半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板1上に、開口パターンを有するストッパー膜20を形成し、半導体基板1に溝を形成する工程と、ストッパー膜20上及び前記溝内に絶縁膜22を形成する工程と、ストッパー膜20上に位置する絶縁膜22をCMP又はエッチバックにより除去することにより、前記溝内に絶縁膜22からなる素子分離膜2を形成する工程と、ストッパー膜20をマスクとして半導体基板1を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する半導体基板1を熱酸化させ、素子分離膜2の表面を上方に突出させる工程とを具備する。 (もっと読む)


【課題】 上層配線が半導体層に接続された薄膜トランジスタにおいて、コンタクトホール形成部の層間絶縁膜の厚さを薄くし、均一なコンタクトホールの形成を可能とする。
【解決手段】 多結晶半導体層3を活性層とし、層間絶縁膜6に形成されたコンタクトホール7を介して配線が多結晶半導体層3に接続されている。多結晶半導体層3に接続される配線は、複層配線のうちの2層目以上の上層配線(第2配線8)である。コンタクトホール7に対応する位置に所定の厚さを有する下地パターン10が形成され、この下地パターン10上に多結晶半導体層3の第2配線8との接続部分(ソース領域3a及びドレイン領域3b)が形成されている。 (もっと読む)


【課題】 本発明は、クシ型電極を用いた薄膜トランジスタのフィードスルーを低減しつつ、電極の電気抵抗の増大や作製の難しさを改善した薄膜トランジスタアレイを提供することを課題とする。
【解決手段】 ソース・ドレイン電極をクシ型とし、ドレイン電極の幅をソース電極の幅より細くし、ドレイン電極あるいはソース・ドレイン電極の根元をテーパー状にすることにより、電気抵抗の増大を抑制し、かつ歩留まりを向上した薄膜トランジスタアレイ。 (もっと読む)


【課題】段差被覆性に優れた銅シード層の製造方法を提供する。
【解決手段】同じスパッタチャンバ内で実行される堆積された銅のスパッタエッチング162が、銅のスパッタ堆積160の後に続いて実行される。これにより、特に銅の電気めっきの前に、狭いビア内に銅シード層を形成するのに有用な銅堆積プロセスとなる。該堆積は、高い銅イオン化割合及び銅イオンを該ビア内に引き付ける強力なウェーハバイアスを促進する条件下で実行される。該エッチングは、好ましくは、該チャンバの周りのRFコイルによって誘導励起されたアルゴンイオンによって、又は、高いターゲット電力及び極めて強いマグネトロンで形成することができる銅イオンによって、あるいは、RFコイルの使用によって行うことができる。堆積/エッチングの2つ以上のサイクルを実行することができる。最後の瞬時堆積168は、高い銅イオン化及び低いウェーハバイアスで実行することができる。 (もっと読む)


【課題】ソースセルとドレインセルが市松模様状に配置された低オン抵抗の横型MOSトランジスタを有してなる半導体装置であって、高密度配線に有利なプラグ技術と両立可能で、制御IC等との複合化に好適な小型の半導体装置を提供する。
【解決手段】ソースセル102,103とドレインセル104,105が、それぞれ、コンタクトプラグ31,32によって、平坦化された第1配線層41,42に接続されてなり、コンタクト31bで示されたソースコンタクトプラグが、コンタクト32aで示されたドレインコンタクトプラグのコンタクト面内における最小幅W2より小さな最小幅W1を有するコンタクト31b1〜31b5で示された小コンタクトプラグの複数個の組み合わせからなる半導体装置110とする。 (もっと読む)


【課題】先端半導体素子用の、複雑な微小特徴部位形状及びプロファイルを、ボイドが発生しないように満たすために欠陥を減少させる新たなSi及びSiGeプロセスを提供する。
【解決手段】微小特徴部位の底部にSi又はSiGeシード層を形成する工程、及びそのSi又はSiGeシード層上にSi又はSiGeを選択成長することによって、下から上へ、少なくとも部分的に微小特徴部位を満たす工程を有する。一の実施例に従うと、Si又はSiGeシード層は、パターニングされた基板上に等角性Si又はSiGe層を堆積する堆積し、フィールド領域からSi又はSiGe層を除去し、Si又はSiGe層の少なくとも一部をその微小特徴部位の側壁から底部へ移動させるように、Hガスの存在下でそのSi又はSiGe層を熱処理する熱処理し、かつ、そのフィールド領域及びその側壁からSi又はSiGe残余物をエッチングすることによって形成される。 (もっと読む)


【課題】タングステンを埋め込むときのバリア層を形成する際に,チタン膜を形成し,そのチタン膜をすべて窒化して単一の窒化チタン膜をバリア層として形成することで,チタン層の変質によるタングステン膜の剥離を防止しつつ,従来よりもバリア層を薄くして,生産性を向上させる。
【解決手段】層間絶縁膜520上およびコンタクトホール530底部のシリコン含有表面512上にチタン膜を形成するチタン膜形成工程と,このチタン膜をすべて窒化し,単一の窒化チタン膜550を形成する窒化工程と,窒化チタン膜上にタングステン膜560を形成するタングステン膜形成工程とを有する。 (もっと読む)


【課題】従来の半導体装置では、半導体素子が自己加熱により熱破壊するという問題があった。
【解決手段】本発明の半導体装置では、MOSトランジスタ1の中央領域に非活性領域6が配置されている。非活性領域6には、ドレイン領域3、ソース領域4及びゲート電極5が配置されていない。この構造により、非活性領域6では、MOSトランジスタ1の電流が流れることがなく、自己加熱による温度上昇が大幅に低減される。そして、MOSトランジスタ1が、自己加熱により熱破壊することを抑止することができる。 (もっと読む)


【課題】電荷保持膜を有する不揮発性記憶素子のトンネル消去を可能とする。
【解決手段】半導体基板上に第1絶縁膜(42)を形成し、その上に、ソース領域(8)、ドレイン領域(7)、及びそれらの間にチャネル領域(9)を形成する半導体領域(1)を設け、チャネル領域上に第2絶縁膜(2)、その上に電荷保持膜(4)、更にその上にゲート電極(6)を設ける。半導体基板内に形成される共通ソース配線領域(54)は接続孔(53H)を介してソース領域に接続される。接続孔は、第1絶縁膜をゲート電極の側壁に形成されたサイドウォールスペーサ(52)に対して自己整合的に除去することで形成される。接続孔にソース領域と共通ソース配線領域が接続されるプラグ(37)が形成される。電荷保持膜が保持する電子を放出する動作をトンネルによって行っても第2絶縁膜に電子が残存する事態を阻止できる。 (もっと読む)


【課題】 絶縁膜中に存在する耐電圧性能に影響を与える固定電荷を、簡易な方法により除去可能とする炭化珪素半導体装置の製造方法を提供する。
【解決手段】 n型の炭化珪素基板1上にエピタキシャル結晶成長法により形成されたn型の炭化珪素層2からなる炭化珪素ウエハの表面内に、イオン注入法によりp型の電界緩和領域4を形成する工程と、この電界緩和領域4上に化学気相成長法により絶縁膜7を形成する工程と、この絶縁膜7の表層部をエッチング法により除去して絶縁膜7´とする工程とを含むことを特徴とする。 (もっと読む)


【課題】画素電極と直接接続でき、しかも、約250℃といった比較的低い熱処理温度を適用した場合でも充分に低い電気抵抗率と優れた耐熱性とを兼ね備えた配線材料を有する薄膜トランジスタ基板を提供する。
【解決手段】薄膜トランジスタと透明画素電極を有し、Al合金膜と酸化物導電膜が、高融点金属を介さずに直接接続しており、その接触界面にAl合金成分の一部または全部が析出もしくは濃化して存在する薄膜トランジスタ基板であって、Al合金膜は、合金成分として、グループαに属する元素を0.1〜6原子%、およびグループXに属する元素を0.1〜2.0原子%の範囲で含有するAl−α−X合金からなり、グループαは、Ni,Ag,Zn,Cu,Geの少なくとも一種、グループXは、Mg,Cr,Mn,Ru,Rh,Pd,Ir,Pt,Ce,Pr,Tb,Sm,Eu,Ho,Er,Tm,Yb,Lu,Dyの少なくとも一種である。 (もっと読む)


【課題】高いブレークダウン電圧と低い漏洩電流特性を得ることができる高電圧素子の製造方法を提供する。
【解決手段】半導体基板上に接合領域を有するトランジスタを形成し、接合領域上にコンタクトプラグを形成する前にプラグイオン注入工程で熱に対する拡散性(diffusivity)が小さな砒素(As)を接合領域に注入し、オーミックコンタクトを形成することにより、浅い接合(Shallowjunction)を形成すると共に高いブレークダウン電圧の特性、低い漏洩電流特性及び優れたオーミックコンタクト特性を得ることができる。 (もっと読む)


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