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Fターム[4M104FF21]の内容

半導体の電極 (138,591) | 構造 (12,435) | コンタクトホールの孔埋め構造 (1,175)

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【課題】大電流化が可能な電力用半導体素子、その製造方法及びその駆動方法を提供する。
【解決手段】半導体装置1において、半導体層2内にストライプ状のゲート電極6を設け、半導体層2上に層間絶縁膜11を設ける。そして、層間絶縁膜11を貫通するように、ゲート電極6と同じ方向に延びるエミッタプラグ12及びゲートプラグ13を設ける。エミッタプラグ12は、N型層4を貫通させてP型層3に接続し、ゲートプラグ13は、ゲート電極6内に埋め込み、その長手方向に沿ってゲート電極6に接続する。また、絶縁膜11上にエミッタパッド14及びゲートパッド15を設け、エミッタプラグ12をエミッタパッド14に接続し、ゲートプラグ13をその長手方向の一端部においてゲートパッド15に接続する。 (もっと読む)


【課題】埋め込み性がよくアスペクト比が高いコンタクトビアを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体層と、前記半導体層上に設けられ、前記半導体層に電気的に接続する第1コンタクトビアを有する第1絶縁層と、前記第1絶縁層上に設けられ、第2コンタクトビアを有する第2絶縁層とを備え、前記第1絶縁層から前記半導体層の方向に形成されたトレンチの底面近傍において、前記第1コンタクトビアと第2コンタクトビアとが電気的に接続されてなることを特徴とする半導体装置を提供する。 (もっと読む)


【課題】簡易な構成で、微細孔を有する基材に対してもボトムカバレージの向上した膜を形成することのできる基材保持装置を提供する。
【解決手段】真空成膜槽に用いられる基材保持装置であって、前記真空成膜槽の外部に設けられた駆動源14と、該駆動源14に取り付けられ前記真空成膜槽1に対し気密的に摺動自在に配設された駆動部材13と、該駆動部材13に取り付けられ、平面視においてその外周が実質的に円形に形成されかつ側面視において実質的に平板状に形成された基材ホルダ11と、を備え、前記駆動源14が、その駆動力を前記駆動部材13に伝達することによって前記駆動部材13を往復動させることにより、前記基材ホルダ11を回転させずにその厚み方向に揺動させる。 (もっと読む)


【課題】銅めっきの陽電極用銅ボールの表面に形成されるブラックフィルムの剥離を抑制し、それにより、均一電着性等のめっき特性の改善を図る。
【解決手段】銅めっきの陽電極として用いられる陽電極用銅ボールであって、陽電極用銅ボールはリン元素を含有する銅の結晶粒から構成され、陽電極用銅ボールを構成する結晶粒の総数のうち70%以上の数の結晶粒の短径が10μm以上で、かつ、陽電極用銅ボールを構成する結晶粒の総数のうち60%以上の数の結晶粒の長径が30μm以上である。 (もっと読む)


半導体素子の作製方法は、絶縁層の上に設けられた半導体層(14)をパターニングして第1活性領域(28)及び第2活性領域(30)を形成する工程を有する。前記第1活性領域の高さは、前記第2活性領域とは異なる。前記第1活性領域の少なくとも一部は第1伝導型を有し、かつ少なくとも前記半導体素子の少なくともチャネル領域では、前記第2活性領域の少なくとも一部は、第1伝導型とは異なる第2伝導型を有する。当該方法はさらに、前記第1活性領域及び前記第2活性領域の少なくとも一部の上にゲート構造(26)を形成する工程を有する。当該方法はさらに、前記半導体素子の一面上の前記第2活性領域の一部を除去する工程を有する。

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本開示には、種々の方法、回路、装置、および系の実施形態群が含まれている。こうした方法の実施形態のひとつには、溝 (527) を絶縁積層材料 (222) に作成し、その溝の一部を多数のゲート (112) のうちの二つの間に位置させるステップと、スペーサー材料 (630) をこの溝の少なくとも一方の側面に堆積するステップと、が含まれる。この方法には、導電性材料(732, 834) を溝内に堆積するステップと、キャップ材料を溝内に堆積するステップと、も含まれる。 (もっと読む)


【課題】MISトランジスタを有する半導体装置の歩留りを向上することが可能な技術を提供する。
【解決手段】半導体層80における半導体基板1の上面1a上には、MISトランジスタのゲート構造4cが形成されている。また、半導体層80における半導体層8の上面8a内にはソース・ドレイン領域9が形成されている。半導体層80上には、ゲート構造4cを覆って層間絶縁膜20が形成されている。層間絶縁膜20内には、ゲート構造4cに含まれるゲート電極6の上面6aと、半導体層8の上面8aとの両方に接続されたコンタクトプラグ23が形成されている。そして、半導体層8の上面8aは、活性領域100cにおける半導体基板1の上面1aよりも上方に位置している。 (もっと読む)


【課題】P型MOSFETの閾値のバラつきを抑制して高品質の半導体装置を形成することができ、また、製品開発のコストを抑制することができる半導体装置の製造方法を提供する。
【解決手段】シリコン基板上100にゲート絶縁膜102を形成する第1の工程と、ゲート絶縁膜102上に、ゲート電極104を構成する導電体膜103を、有機材料を用いた形成法によって形成する第2の工程と、導電体膜103が形成されたシリコン基板100を、酸化性雰囲気である水蒸気と、還元性雰囲気である水素との混合雰囲気中で加熱する第3の工程と、を備えた半導体装置の製造方法であって、第3の工程における水蒸気に対する水素の分圧比が、炭素が酸化され、かつ、導電体膜104を構成する金属材料が還元される分圧であることを特徴とする。 (もっと読む)


【課題】異なる高さのコンタクト線を有する高密度MOSFET回路を製造するための構造、方法などを提示すること。
【解決手段】このMOSFET回路は、コンタクト線(500、1300)と、コンタクト線(500、1300)の近くに位置するゲート(310、1210)とを含む。コンタクト線(500、1300)は、ゲート(310、1210)の高さよりも低い高さを含む。このMOSFET回路はさらに、ゲート(310、1210)の近くに位置するゲート・スペーサ(710、715、1610、1615)を含み、コンタクト線(500、1300)とゲート(310、1210)との間のコンタクト線(500、1300)の近くに位置するコンタクト線スペーサを含まない。 (もっと読む)


【課題】従来の半導体装置では、コレクタ領域が広く形成されるため、デバイスサイズを縮小し難いという問題があった。
【解決手段】本発明の半導体装置では、P型の単結晶シリコン基板2上にN型のエピタキシャル層4が積層されている。エピタキシャル層4には、ベース引き出し領域としてのN型の拡散層5、エミッタ領域としてのP型の拡散層6、7、コレクタ領域としてのP型の拡散層8、9が形成されている。エミッタ領域は、その表面近傍よりも深部に拡散幅の広い領域を有し、横型PNPトランジスタ1は、エピタキシャル層4深部に最小のベース幅が形成されている。この構造により、コレクタ領域を狭めた場合でも所望のhfe値を実現することができる。そして、デバイスサイズを縮小することができる。 (もっと読む)


【課題】たとえば半導体装置およびプリント回路基板のような基体の、種々のサイズの開口を、実質的に空隙なく充填することができ、さらに密集した非常に小さい開口の領域と開口のない領域とを、段高さの差が1μm未満であるように平坦にメッキできる平滑化剤を提供する。
【解決手段】電解液に加える平滑化剤は、重合単位としてエチレン性不飽和窒素含有ヘテロ環式モノマーを含むポリマー平滑化剤で、さらに重合単位として(メタ)アクリレートモノマーおよびエチレン性不飽和架橋剤を含むことができる。 (もっと読む)


【課題】導電体と電気的に接続される配線パターンを備えた半導体装置の製造方法に関し、接続孔の形状ばらつきを抑制すると共に、製造コストを低減することのできる半導体装置の製造方法を提供する。
【解決手段】第1の開口部を有するレジスト膜24をマスクとする異方性ドライエッチングにより、絶縁膜13に凹部を形成し、その後、第1の開口部の側壁を形成するレジスト膜24を後退させて、第1の開口部よりも直径の大きい第2の開口部27を形成し、続いて、第2の開口部27が形成されたレジスト膜24をマスクとする異方性ドライエッチングにより、拡散層が露出するまで絶縁膜13をエッチングして、接続孔を形成する。 (もっと読む)


【課題】チャネル領域に作用するストレスがゲート電極のレイアウトに依存するのを抑制する。
【解決手段】半導体装置は、基板11と、基板11に設けられた半導体領域13と、半導体領域13に設けられ、かつ、第1の方向に延在しかつ半導体領域13上にゲート絶縁膜を介して設けられたゲート電極をそれぞれが有する複数のMISトランジスタを含むトランジスタ群と、トランジスタ群上に設けられた絶縁膜24と、第1の方向に延在しかつ絶縁膜24を分断するように、半導体領域13上でトランジスタ群の両側に設けられた第1及び第2のコンタクト層C1,C2とを具備する。 (もっと読む)


【課題】 薄膜トランジスタのVg−Id特性のマイナス側へのシフトを抑制し、且つ、工程数が増加しない製造方法の提供。
【解決手段】 ゲート電極6上にゲート絶縁膜7を介した半導体薄膜8、及びその上に設けられたチャネル保護膜9の上面両側に一対のオーミックコンタクト層10、11が設けられ、更にソース・ドレイン電極12,13が設けられる。ソース・ドレイン電極12,13の各上面及びその各近傍には、画素電極2と同一の材料からなる導電性被覆膜14、15が設けられる。半導体薄膜8と各オーミックコンタクト層10、11とによって形成されるオーミックコンタクト領域16、17には、ソース電極12及びドレイン電極13と同電位である各導電性被覆膜14、15とゲート電極6との間で形成される縦電界がかかることにより、Vg−Id特性のマイナス側へのシフトを抑制することができる。 (もっと読む)


【目的】レジストパターンの寸法および形状の変動と、チャージアップダメージとを同時に解決する。
【解決手段】レジストパターン形成時に、コンタクトホール用のパターン37を画成する、矩形枠状のダミーコンタクトホール用のパターン35をチップ分離領域17の脇に沿って形成する。これにより、ウエハ単位でのパターン付き第1のレジスト層30の収縮が、チップ単位での収縮に低減される。また、このダミーコンタクトホール用のパターンから形成されるダミーコンタクトにより、導電体層を除去する際に発生する電荷を、チップ単位で基板へ逃がすことができる。 (もっと読む)


【課題】 コンタクト間隔及び寄生容量の問題に対する解決策を提供する、改善されたFET設計を構築する。
【解決手段】 本発明は、下方の第1の誘電体層内に配置された下部と上方の第2の誘電体層内に配置された上部とを有する逆ソース/ドレイン金属コンタクトを含む電界効果トランジスタ(FET)に関する。逆ソース/ドレイン金属コンタクトの下部は、上部より大きい断面積を有する。好ましくは、逆ソース/ドレイン金属コンタクトの下部は、約0.03μmから約3.15μmの範囲の断面積を有し、こうした逆ソース/ドレイン金属コンタクトは、約0.001μmから約5μmの範囲の距離だけ、FETのゲート電極から間隔を空けて配置される。 (もっと読む)


【課題】ウエハに形成された位置合わせ用マークの位置を高精度に計測するのではなく、自己整合的に位置合わせが可能なパターン作製方法を提供すること。
【解決手段】段差を有する下地の表面に下地と異なる種類の膜を成膜する工程;形成した膜を、段差の平面部に下地の表面が露出する一方で段差の側壁部に膜が残存するようにエッチングする工程;下地及び残存する膜の全面にレジスト膜を形成し、そのレジスト膜を、開口の縁が残存する膜上に位置するように開口させる工程;及び、得られるレジスト膜の開口と残存する膜とを利用して前記下地に自己整合的にパターンを形成する工程を有することを特徴とする自己整合パターンの製造方法が提供される。 (もっと読む)


【課題】カーボンナノチューブを形成するための触媒粒子を含有する薄膜層を容易かつ確実に溝構造底部に形成することができる半導体装置の製造方法を提供する。
【解決手段】シートフィルムFに感光性樹脂薄膜層1を塗布形成し、さらにその上層にカーボンナノチューブ形成のための触媒となる金属または金属化合物の粒子を含有するゲル状またはペースト状の触媒薄膜層2を塗布形成する。一方、半導体ウェハWのパターン形成面には下層配線層3および層間絶縁層4が形成されており、層間絶縁層4にはパターン化された溝部5が形成されている。これらのシートフィルムFと半導体ウェハWと押し付けて密着させることにより、感光性樹脂薄膜層1および触媒薄膜層2を半導体ウェハWに転写し、溝部5に感光性樹脂薄膜層1および触媒薄膜層2を充填する。その後、感光性樹脂薄膜層1と層間絶縁層4上面の触媒薄膜層2とを除去する。 (もっと読む)


【課題】 半導体ウェハにおける配線層間の接続抵抗を低減する。
【解決手段】 表面に凸部4aが形成されたターゲット4を用い、このターゲット4の凸部4aにプラズマイオン7を衝突させて金属原子8をはじき出して半導体ウェハ上のスルーホールの内壁に金属膜を堆積することにより、ターゲット4の凸部4a付近から飛び出してくる金属原子8の飛び出しの方向を狭めることなく金属原子8をはじき出すことが可能になる。これにより、配線層間の前記スルーホール内に形成される金属膜のステップカバレージを向上させることができ、その結果、配線層間の接続抵抗を低減できる。 (もっと読む)


【課題】半導体装置を微細化するとともに、ゲート電極と不純物拡散領域とを接続する共通コンタクトにおける電流リークを抑制する。
【解決手段】半導体装置100は、第1のゲート電極108と、第4のソース・ドレイン領域114bと、これらを電気的に接続する共通コンタクト112と、を含む。ゲート長方向の断面において、第1のゲート電極108と第4のソース・ドレイン領域114bとが離間して設けられるとともにこれらの間の半導体基板160表面全面に素子分離絶縁膜102が形成され、第1のゲート電極108と第4のソース・ドレイン領域114bとの間の距離が、ゲート長方向の他の断面における第1のゲート電極108側壁に形成されたサイドウォールの幅と実質的に等しい。 (もっと読む)


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