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Fターム[4M104FF30]の内容

半導体の電極 (138,591) | 構造 (12,435) | コンタクト面の位置、配置 (799) | ダイレクトコンタクト (46)

Fターム[4M104FF30]に分類される特許

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【課題】歩留り良く製造可能なトランジスタ、トランジスタの製造方法、表示装置および電子機器を提供する
【解決手段】ゲート電極と、絶縁層を間にして前記ゲート電極に対向する半導体層と、
前記半導体層上のエッチングストッパ層と、前記半導体層上の、少なくとも前記エッチングストッパ層の両側に設けられた一対のコンタクト層と、前記半導体層に前記一対のコンタクト層を介して電気的に接続されると共に前記絶縁層に接するソース・ドレイン電極と、を備えたトランジスタ。 (もっと読む)


【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、(a)素子分離領域STIにより囲まれた半導体領域3よりなる活性領域Acに配置されたMISFETと、(b)活性領域Acの下部に配置された絶縁層BOXとを有する。さらに、(c)活性領域Acの下部において、絶縁層BOXを介して配置されたp型の半導体領域1Wと、(d)p型の半導体領域1Wの下部に配置されたp型と逆導電型であるn型の第2半導体領域2Wと、を有する。そして、p型の半導体領域1Wは、絶縁層BOXの下部から延在する接続領域CAを有し、p型の半導体領域1Wと、MISFETのゲート電極Gとは、ゲート電極Gの上部から接続領域CAの上部まで延在する一体の導電性膜であるシェアードプラグSP1により接続されている。 (もっと読む)


【課題】酸化物半導体を含み、高速動作が可能なトランジスタを提供する。または、該トランジスタを含む信頼性の高い半導体装置を提供する。
【解決手段】下地絶縁層の溝に埋め込まれた電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設ける。チャネル形成領域は、サイドウォールを側壁に有するゲート電極層と重なる位置に形成される。溝は、深い領域と浅い領域を有し、サイドウォールは、浅い領域と重なり、配線との接続は、深い領域と重なる。 (もっと読む)


【課題】フィルファクターの低下なしで、ピクセル縮小が可能なイメージセンサ及びその製造方法を提供する。
【解決手段】イメージセンサのピクセルは、ピクセル内に互いに電気的に接続が必要なポリシリコン402と活性領域401を有するイメージセンサにおいて、前記ポリシリコン膜が、前記活性領域の上部に一部が重なるように拡張され、前記ポリシリコン膜が、前記活性領域と埋没コンタクト403されるようにする。 (もっと読む)


【課題】半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】半導体装置は、半導体基板に設けられた第1のトランジスタと、第1のトランジスタ上に設けられた第2のトランジスタとを有する。また、第2のトランジスタの半導体層は、半導体層の上側で配線と接し、下側で第1のトランジスタのゲート電極と接する。このような構造とすることにより、配線及び第1のトランジスタのゲート電極を、第2のトランジスタのソース電極及びドレイン電極として機能させることができる。これにより、半導体装置の占有面積を低減することができる。 (もっと読む)


【課題】シェアードコンタクトを備えた半導体装置において、コンタクトホールの開口不良やコンタクト抵抗の増大を防止しつつ、接合リーク電流の発生に起因する歩留まりの低下を防止する。
【解決手段】半導体基板100におけるゲート電極103の両側にソース/ドレイン領域106が形成されている。シェアードコンタクトは、ソース/ドレイン領域106とは接続し且つゲート電極103とは接続しない下層コンタクト113と、下層コンタクト113及びゲート電極103の双方に接続する上層コンタクト118とを有する。 (もっと読む)


【課題】ゲート電極と拡散層に接続する共通コンタクトにおけるリークを防ぐ。
【解決手段】半導体装置は、拡散層が形成された基板と、基板上に形成されたゲート電極と、基板上にゲート電極よりも高い位置まで形成された第1絶縁層と、拡散層に電気的に接続され、第1絶縁層を貫通する第1コンタクトと、ゲート電極と電気的に接続された第2コンタクトと、第1絶縁層の上に形成された第2絶縁層とを備える。第1コンタクトと第2コンタクトとは第1絶縁層の上面以上の高さにおいて電気的に接続する。ゲート電極上と拡散層上は異なるコンタクトで形成されているため、ゲート電極のサイドウォールが減少することなく、リークを防ぐことができる。 (もっと読む)


【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、MISFETのゲート電極G1を金属膜MF2とポリシリコン膜PF1の積層膜から構成するMIPS電極を前提とする。そして、このMIPS電極から構成されるゲート電極G1のゲート長に比べて、ゲートコンタクトホールGCNT1の開口径を大きく形成する第1特徴点と、ゲート電極G1を構成する金属膜MF2の側面に凹部CP1を形成する第2特徴点により、さらなるゲート抵抗(寄生抵抗)の低減と、ゲート電極G1とゲートプラグGPLG1との接続信頼性を向上することができる。 (もっと読む)


【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックSRAM部のゲート配線6の側壁に形成するサイドウォール9と、拡散層11の表面に形成するシリサイド層13とゲート配線6のシリサイド層15とを電気的に接続するドープトポリシリコン18と、ドープトポリシリコン18と第1層アルミ配線とを電気的に接続するWプラグ26と、ロジックSRAM部の拡散層11の表面のシリサイド層と第1層アルミ配線とを電気的に接続するWプラグ25とを備えるものである。 (もっと読む)


【課題】n型MISトランジスタとp型MISトランジスタとにおいてサイドウォール幅が同一である場合、n型MISトランジスタの高信頼性とp型MISトランジスタの高性能化を両立させることは難しい。
【解決手段】半導体装置は、n型MISトランジスタとp型MISトランジスタとを備えている。n型MISトランジスタは、半導体基板10における第1の活性領域10a上に順次形成された第1のゲート絶縁膜13a及び第1のゲート電極14aと、第1のゲート電極14aの側面上に形成された第1のサイドウォール16aとを備えている。p型MISトランジスタは、半導体基板10における第2の活性領域10b上に順次形成された第2のゲート絶縁膜13b及び第2のゲート電極14bと、第2のゲート電極14bの側面上に形成された第2のサイドウォール16bとを備えている。第2のサイドウォール16bは、第1のサイドウォール16aに比べてサイドウォール幅が小さい。 (もっと読む)


【課題】半導体装置内の局所配線を簡単な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板101上に1又は複数の半導体素子が作り込まれてなる半導体装置に局所配線構造を形成する際に、半導体素子の2つの導電領域を絶縁している絶縁領域に、この2つの導電領域を接続するようにシリコン膜104又は第1金属膜109を形成し(第1工程)、形成されたシリコン膜又は第1金属膜上に無電解めっき法により選択的に第2金属膜110を形成する(第2工程)。 (もっと読む)


【課題】コンタクト配線を形成する際の短縮(shortening)を抑制して、コンタクト配線の開放(open)の発生を防止でき、信頼性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ゲート絶縁膜24と、ゲート電極GCと、活性化領域層AAと、層間絶縁膜22と、コンタクト配線SC1,SC2とを具備し、前記コンタクト配線SC1,SC2の平面形状は、長手方向に沿った端部が円弧である第1,第2領域S1,S2と、前記第1,第2領域を長手方向に沿って連結する第3領域S3とにより構成され、前記第1,第2領域の長手方向の長さaと、前記第3領域の長手方向の長さbと、前記第1,第2領域の短手方向の幅rと、前記第3領域の短手方向の幅wとは、
b/a>0.5
w/r>0.5
なる関係を満たす。 (もっと読む)


【課題】微細で精度が高く、歩留まりが向上した半導体装置を提供する。
【解決手段】半導体装置は、第1トランジスタ2と第2トランジスタ5とを具備する。第1トランジスタ2は、半導体基板100上に第1ゲート絶縁膜51を介して形成された第1ゲート電極21と第1ソース・ドレイン領域31と第1共通ソース・ドレイン領域30とを備える。第2トランジスタ5は、半導体基板100上に第2ゲート絶縁膜51を介して形成された第2ゲート電極22と第2ソース・ドレイン領域31と第1共通ソース・ドレイン領域30とを備える。第1ゲート電極21及び第2ゲート電極22は、第1共通ソース・ドレイン領域30のコンタクトである第1ノード電極41の両側壁に設けられている。 (もっと読む)


【課題】GaN系FETと同等の高耐圧特性を有し、かつオン抵抗の低いダイオードを実現すること。
【解決手段】半導体装置1は、低耐圧特性を有するシリコンダイオード3と、高耐圧特性を有し、低損失で動作可能なGaN系化合物半導体で形成されたGaN系HEMT5とを備え、シリコンダイオード3のカソード側にGaN系HEMT5のソース電極が接続され、シリコンダイオード3のアノード側にGaN系HEMT5のゲート電極が接続されて構成される。 (もっと読む)


【課題】シェアードコンタクトと不純物拡散領域との接触抵抗を小さくする。
【解決手段】半導体基板301上に、ゲート絶縁膜312を介して形成された第1のゲート電極310と、ゲート絶縁膜322を介して形成された第2のゲート電極320と、第1および第2のゲート電極310および320の間の半導体基板301表面に形成された不純物拡散領域と、第2のゲート電極320と不純物拡散領域との間を接続するシェアードコンタクト224とを備える半導体記憶装置において、シェアードコンタクト224は、セルフアラインコンタクト手法による開口と、第2のゲート電極320と接続を取るための開口とにより形成される。このセルフアラインコンタクト手法を用いることで、シェアードコンタクト224と不純物拡散領域との接触面積が最大限確保され、接触抵抗が低減される。 (もっと読む)


【課題】シェアードコンタクトホールの開口不良を抑制できる半導体装置およびフォトマスクを提供する。
【解決手段】シェアードコンタクトホールSC1、SC2は、ゲート電極層GE1、GE2とドレイン領域PIRとの双方に達している。平面視において、ゲート電極層GE1、GE2の一方側壁E2が、一方側壁E1の仮想延長線E1aよりも他方側壁E4側にずれて位置している。平面視において、ゲート電極層GE1、GE2のシェアードコンタクトホールSC1、SC2が達する部分の線幅D1の中心線(C2−C2)が、ゲート電極層GE1、GE2のチャネル形成領域CHN1、CHN2上に位置する部分の線幅D2の中心線(C1−C1)に対してずれて位置している。 (もっと読む)


【課題】シェアードコンタクトがエクステンション領域に接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができ、素子特性及び微細化に寄与する。
【解決手段】シェアードコンタクトを有する半導体装置の製造方法であって、半導体基板101上にゲート絶縁膜103を介してゲート電極104を形成する工程と、基板101の表面をカバー膜106で被覆する工程と、ゲート電極104の少なくとも一方の側壁面及び該側壁面に隣接する基板表面でカバー膜106を除去する工程と、カバー膜106の除去により露出した基板101の表面から半導体層111,112をエピタキシャル成長し、基板101とゲート電極104の側壁面とを電気的に接続する工程と、ゲート電極104をマスクに用いてソース/ドレイン領域を形成する工程とを含む。 (もっと読む)


【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板11の上に形成されたゲート電極22及び半導体基板11におけるゲート電極22の両側方にそれぞれ形成された第1のソースドレイン領域29A及び第2のソースドレイン領域29Bを有するトランジスタ12と、半導体基板11の上における第1のソースドレイン領域29Aを挟んでゲート電極22と反対側に形成されたゲート配線42と、ゲート配線42と第1のソースドレイン領域29Aとを接続する局所配線構造60とを備えている。局所配線構造60は、第1のソースドレイン領域29A及びゲート配線42の上面に跨って形成されたSiGe層61によって構成されている。 (もっと読む)


【課題】FEOLレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板11に形成され、被保護素子電極22を有する被保護素子21と、半導体基板11と電気的に接続された基板接続電極42を有する基板接続部41と、被保護素子電極22と基板接続電極42との間に形成されたヒューズ素子電極32を有するヒューズ素子部31とを備えている。ヒューズ素子電極32は、所定の電流を流すことにより切断可能に形成され、ヒューズ素子電極32が切断されていない状態において、被保護素子電極22、基板接続電極42及びヒューズ素子電極32は、一体に形成された導電膜15からなる。 (もっと読む)


【課題】 スタティック・ランダム・アクセス・メモリ(SRAM)デバイスで使用するための半導体デバイス構造およびこのような半導体デバイス構造を形成するための方法を提供することにある。
【解決手段】 この半導体デバイス構造は、第1の半導体領域と第2の半導体領域との間に配置された誘電体領域と、第1の半導体領域と第2の半導体領域との間に伸びるゲート導体構造とを含む。ゲート導体構造は、第1の半導体領域の上に重なる第1の側壁を有する。このデバイス構造は、第1の半導体領域の全域に伸びる電気的接続ブリッジをさらに含む。電気的接続ブリッジは、第1の半導体領域内の不純物ドープ領域をゲート導体構造の第1の側壁に電気的に接続する一部分を有する。 (もっと読む)


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