【課題】炭化珪素ジャンクションバリアショットキーダイオードの製造において、ハードマスクを使用せずに、ｐウェル上に選択的にｐ⁺領域を形成し、また金属電極とｐ⁺領域とコンタクト抵抗を低減する。
【解決手段】ｎ型のエピタキシャル層２の上部全体に高温イオン注入によってｐ⁺領域４ａを形成し、当該ｐ⁺領域４ａを選択的にエッチングしてｐ⁺領域４ａ下のｎ型領域を部分的に露出させることにより、そのｎ型領域の上面より上方へ突出したｐ⁺半導体凸部４を形成する。アノード電極は、上記のｎ型領域の露出した部分およびｐ⁺半導体凸部４を覆うように形成される。 （もっと読む）

【課題】高耐圧特性と低オン抵抗特性とを両立した化合物半導体装置を実現する。
【解決手段】化合物半導体装置を、キャリア走行層２及びキャリア供給層３を含む窒化物半導体積層構造４と、窒化物半導体積層構造の上方に設けられたソース電極５及びドレイン電極６と、窒化物半導体積層構造の上方のソース電極とドレイン電極との間に設けられたゲート電極７と、ゲート電極とドレイン電極との間に少なくとも一部が設けられたフィールドプレート８と、窒化物半導体積層構造の上方に形成された複数の絶縁膜９、１０とを備えるものとし、フィールドプレートとドレイン電極との間でゲート電極の近傍よりも複数の絶縁膜の界面の数を少なくする。 （もっと読む）

【課題】単色性が強く、高効率にテラヘルツ波を発生または検出することができるテラヘルツ波素子を提供する。
【解決手段】テラヘルツ波素子１００は、バッファ層１０２と電子供給層１０４とのヘテロ接合を含む半導体多層構造１０１〜１０４と、半導体多層構造１０１〜１０４上に形成されたゲート電極１０５、ドレイン電極１０６およびソース電極１０７とを有し、ゲート電極１０５とヘテロ接合界面との間の静電容量は、ドレインとソースとの間を流れる電流の方向と直交する方向に周期的に、第１の静電容量と第１の静電容量の値と異なる第２の静電容量とを有している。 （もっと読む）

【課題】耐圧特性の低下やゲートリーク電流の増加を生じることなく、低抵抗で高速動作可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供する。
【解決手段】ヘテロ接合ＦＥＴの製造方法に関し、（ａ）チャネル層３及びチャネル層３上に形成されたバリア層４を窒化物半導体層として準備する工程と、（ｂ）窒化物半導体層上に不純物拡散源としてＺｎＯ膜９を形成する工程と、（ｃ）ＺｎＯ膜９上のドレイン電極６及びソース電極５を形成すべき領域以外に酸化膜１０を形成する工程と、（ｄ）窒化物半導体層に対して熱処理を行い、酸化膜１０が形成されていない領域の下部のチャネル層３及びバリア層４に選択的に、ＺｎＯ膜９からＺｎ及びＯを拡散させる工程とを備える。 （もっと読む）

【課題】ゲート動作に関与する結晶表面における表面電荷蓄積を大幅に低減し、ピンチオフ特性が得られる、高性能のＩｎＮ系ＦＥＴを提供すること。
【解決手段】チャネル層としてＩｎＮ系半導体を含む電界効果トランジスタである半導体装置であって、ＩｎＮ系半導体でなるチャネル層２の表面（ｃ面）に、段差を形成して窒化物半導体の六方晶結晶のａ面もしくはｍ面でなる側壁面２ａを形成し、この側壁面２ａにゲート電極６が配置され、ゲート電極６を挟むようにソース電極３とドレイン電極４がｃ面上に形成されている。 （もっと読む）

【課題】ＧａＮ系半導体は、面方位が（１１１）のシリコン基板上にエピタキシャル成長される。ＧａＮの格子定数と、とシリコン（１１１）面の格子定数の差が、約１７％と大きいのでめ、成長されたＧａＮには１０^１０ｃｍ^−２を超える転位が導入される。転位により、ＧａＮを用いたトランジスタのリーク電流が増大する。また、トランジスタの移動度が低下する。
【解決手段】シリコン基板と、シリコン基板の（１５０）面上に、エピタキシャル成長された窒化物半導体層と、を備える半導体基板を提供する。 （もっと読む）

【課題】 オン抵抗の増大を抑制しつつ、耐圧の低下を抑制する技術を提供する。
【解決手段】 ノーマリオフ型の半導体装置１００は、ヘテロ接合を構成する半導体層１６と、第１リセス部８と、第１リセス部８よりも浅い第２リセス部４と、ゲート部５を備えている。半導体層１６は、第１半導体層１２と、第１半導体層１２上に設けられているとともに第１半導体層１２よりもバンドギャップが広い第２半導体層１４を有している。第２リセス部４は、第２半導体層１４を貫通していない。第２リセス部４の下方に位置する第２チャネル部Ｃ２は、第１リセス部８の下方に位置する第１チャネル部Ｃ１よりも電流経路２０の上流側に配置されている上流側第２チャネル部Ｃ２ｕを有する。 （もっと読む）

【課題】低オン抵抗および高信頼性を有する半導体素子を提供する。
【解決手段】半導体素子１Ａは、第１導電形層１１が表面に選択的に設けられた半絶縁性基板１０と、前記半絶縁性基板および前記第１導電形層の上に設けられたノンドープＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ＜１）を含む第１半導体層１５と、前記第１半導体層上に設けられたノンドープもしくは第２導電形のＡｌ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を含む第２半導体層１６とを備える。半導体素子は、前記第２導電形層１１に接続された第１主電極２０と、前記第２半導体層１６に接続された第２主電極と２１、前記第１主電極と、前記第２主電極と、のあいだの前記第２半導体層の上に設けられた制御電極３０とを備える。前記第１導電形層１１は、前記制御電極３０の下に設けられている。 （もっと読む）

【課題】ダイオードを含む半導体装置において、ダイオードの逆回復挙動とオン状態特性とのトレードオフを改善する。
【解決手段】半導体装置２００は陰極２１６と陽極２１８を含む。陽極は第１のｐ型半導体陽極領域２０４と第２のｐ型半導体陽極領域２０６を含む。第１のｐ型半導体陽極領域２０４は陽極接触領域２１８に電気的に接続される。第２のｐ型半導体陽極領域２０６は、第２のｐ型陽極領域と陽極接触領域２１８間を電気的に接続または切断するように構成された、ＭＯＳＦＥＴ２２８等のスイッチを介し陽極接触領域２１８に電気的に接続される。 （もっと読む）

【課題】本発明は、高電界での耐圧を確保でき、かつ絶縁破壊を抑制できる終端構造を有する半導体装置の提供を目的とする。
【解決手段】本発明にかかる半導体装置は、ドリフト領域２表面において、平面視でＳＢＤ電極５を囲むように形成された、リセス構造３と、リセス構造３底面内に形成され、ＳＢＤ電極５と接続された、ガードリング注入層４と、リセス構造３に沿って、少なくともリセス構造３を覆って形成された、保護膜７と、保護膜７に沿って、保護膜７上に形成された、半絶縁膜２０とを備え、半絶縁膜２０は、リセス構造３が囲む領域の内側においてＳＢＤ電極５と接続される接続部２１と、リセス構造３が囲む領域の外側においてドリフト領域２と接続される接続部２２とを備える。 （もっと読む）

【課題】半導体層の膜厚均一性を向上させたチャネルエッチ型ＴＦＴとその製造方法を提供する。
【解決手段】酸化物半導体からなるチャネル層４を形成した後、該チャネル層４の上にＩｎ、Ｚｎ、Ｇａを含む酸化物からなり、上記酸化物半導体よりもエッチングレートが速く、抵抗率が３．３８×１０⁷Ωｃｍ以下である犠牲層５を形成し、その上にソース電極６及びドレイン電極７を形成して、該ソース電極６とドレイン電極７の間に露出した犠牲層５をウェットエッチング除去することにより、半導体層膜厚の均一性を向上させ、ＴＦＴ特性とその均一性と、をより向上させることができる。 （もっと読む）

【課題】ドレイン端側においてゲート絶縁膜の膜厚を増大させる構成のＭＯＳトランジスタにおいて、オン抵抗を低減し、耐圧を向上させる。
【解決手段】高電圧トランジスタ１０のゲート電極構造をチャネル領域ＣＨを第１の膜厚で覆う第１のゲート絶縁膜１２Ｇ１と、第１の膜厚よりも大きい第２の膜厚で覆う第２のゲート絶縁膜１２Ｇ２とし、第１のゲート絶縁膜１２Ｇ１上の第１のゲート電極１３Ｇ１と、第２のゲート絶縁膜１２Ｇ２上の第２のゲート電極１３Ｇ２の構成とする。更に、第１のゲート電極１３Ｇ１と前記第２のゲート電極１３Ｇ２とは、前記第１のゲート絶縁膜１２Ｇ１から延在する絶縁膜１２ＨＫで隔てられる。 （もっと読む）

【課題】ソフトリカバリ特性を維持する逆回復電荷を低減した高速リカバリダイオードを提供する。
【解決手段】整流装置１００は、第１の極性の基板と、基板に結合された第１の極性の低濃度ドープ層１８０と、低濃度ドープ層と共に配置された金属層１４０とを備える。超高速リカバリダイオードは、互いに離間され、低濃度ドープ層内に形成され、第２の極性のドーピングを備える複数のウェル１５０を含む。複数のウェルは金属層１３０に接続する。超高速リカバリダイオードは、複数のウェルのウェル間に位置し、低濃度ドープ層より高濃度に第１の極性がドープされた複数の領域１６０をさらに含む。 （もっと読む）

【課題】 強誘電体層を有し、逆方向バイアス電圧印加時のリーク電流を低減させ、順方向バイアス電圧印加時の電圧降下を小さくすることができるショットキーダイオードを提供する。
【解決手段】 ショットキーダイオード１は、支持基板１１を備え、さらに、支持基板１１の表面上に形成された絶縁膜１２と、絶縁膜１２上に形成された密着層１３と、密着層１３上に形成されたショットキー金属層１４と、ショットキー金属層１４の表面上に、ショットキー金属層１４とショットキー接触されるように形成され、Ｍｎが添加された第一の誘電体層１５と、第一の誘電体層１５の表面上に形成され、Ｍｎなどの添加物が添加されていない第二の誘電体層１６と、第二の誘電体層１６上に、第二の誘電体層１６とオーミック接触するように形成されたオーミック金属層１７を備えている。 （もっと読む）

【課題】電流電圧特性を維持しつつ、アノード電極６の剥離に対する機械的強度を向上させる。
【解決手段】異種材料接合型ダイオードは、半導体基体１と、半導体基体１の上に形成された第１導電型のドリフト領域２と、ドリフト領域２の主表面に接合された、ドリフト領域２とは異なる種類の材料からなるアノード電極６と、半導体基体１に接続されたカソード電極７とを備える。ドリフト領域２とアノード電極６との接合によりダイオードが形成されている。アノード電極６の主表面のうち、ドリフト領域２に接している側の主表面に、嵌合構造（３、Ｇ１）が形成されている。 （もっと読む）

【課題】電流コラプスの発生を抑制できるIII族窒化物半導体トランジスタおよびその製造方法を提供する。
【解決手段】ＦＥＴ１では、第１窒化物半導体層１０３の上に第２窒化物半導体層１０４が設けられ、少なくとも一部が第２窒化物半導体層１０４に接するようにソース電極１０６およびドレイン電極１０７が設けられている。第２窒化物半導体層１０４の上面においてソース電極１０６とドレイン電極１０７との間に位置するように凹部１１０ａが形成されており、ゲート電極１０８が凹部１１０ａの開口を覆うように凹部１１０ａの上方に設けられている。 （もっと読む）

【課題】デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なＳｉＣ系酸化膜電界効果トランジスタ、およびデバイス特性のばらつきを抑制することが可能なＳｉＣ系酸化膜電界効果トランジスタの製造方法を提供する。
【解決手段】ＭＯＳＦＥＴ１は、ｎ^＋ＳｉＣ基板１０と、ｎ⁻ＳｉＣ層２０と、ｐウェル２１と、ｎ^＋ソース領域２２と、絶縁層３５とを備えている。一方のｐウェル２１１および他方のｐウェル２１２においては、ｐウェル２１の中に配置される第１ｎ^＋ソース領域２２１と、ｐウェル２１の内部からｐウェル２１の外部にまで延在する第２ｎ^＋ソース領域２２２とが、チャネル領域２９を挟んで互いに対向するように配置されている。絶縁層３５の厚みは、ｐウェル２１の内部に位置するチャネル領域２９上よりも、ウインドウ領域２８上において大きくなっている。 （もっと読む）

【課題】異種基板上に高品質半導体結晶からなる島状のＧａＮ系半導体層を基板の湾曲を抑えて成長させることができ、しかもＧａＮ系半導体層が極めて厚くてもクラックなどの発生を抑えることができ、大面積の半導体素子を容易に実現することができる半導体素子およびその製造方法を提供する。
【解決手段】半導体素子は、ＧａＮ系半導体と異なる物質からなる基板１１と、基板１１上に直接または間接的に設けられ、一つまたは複数のストライプ状の開口１２ａを有する成長マスク１２と、成長マスク１２を用いて基板１１上に（０００１）面方位に成長された一つまたは複数の島状のＧａＮ系半導体層１３とを有する。成長マスク１２のストライプ状の開口１２ａはＧａＮ系半導体層１３の〈１−１００〉方向に平行な方向に延在している。 （もっと読む）

【課題】改善されたパワーデバイスに加えてそれらの製造方法，パッケージ化の実施例を提供する。１実施例としては、シールドされたゲートトレンチＭＯＳＦＥＴにおいて、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスを提供する。
【解決手段】シールドポリ３１１の上にゲートポリ３１０を含み、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にある非ゲートトレンチを含み、電荷制御トレンチ３０１は、トレンチの最上部でソース金属に接続する導電材料の単層を有し得るが、独立してバイアスがかけられ、多重に積み重ねられたポリ電極３１３を使用する。また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。 （もっと読む）

【課題】トレンチＭＯＳゲート構造とこの構造を取り囲む第２トレンチの底部に形成する絶縁膜を厚膜化する半導体装置の製造方法を提供すること。
【解決手段】ｎ型基板表面に、離間する複数の第１トレンチと、より幅が広く第１トレンチを囲む第２トレンチとを形成する第１工程と、第１、第２トレンチの内面にゲート酸化膜を形成する第２工程と、第１トレンチ幅の二分の一以上の厚さの導電材料を堆積する第３工程と、ゲート酸化膜を停止層として導電材料を除去する第４工程と、ゲート酸化膜より厚い絶縁膜を形成する第５工程と、ＣＭＰで絶縁膜表面を研磨しｎ型基板と第１トレンチ表面の導電材料を露出させる第６工程と、前記露出したｎ型基板表面とショットキー接合をなす電極膜を形成する第７工程と、第２トレンチ内部の厚い絶縁膜上で前記電極膜の外周部を除去する第８工程とを有する半導体装置の製造方法。 （もっと読む）