【課題】溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できるような半導体装置を提供する。
【解決手段】ＴＥＧ２００は、多層配線層中に設けられている。また、多層配線層中の第１絶縁膜に埋め込まれた下層溝配線１を備えている。ＴＥＧ２００は、第１絶縁膜８０（図示せず）の表層に埋め込まれた下層導体パターン１と、第１絶縁膜８０上及び下層導体パターン１上に形成された第２絶縁膜２０と、それぞれが同一の下層導体パターン１に対向する複数の上層導体パターン１０と、を有している。なお、上層導体パターン１０は、第２絶縁膜２０の表層に埋め込まれていても良いし、第２絶縁膜２０上に形成されていても良い。 （もっと読む）

【課題】評価用ＴＥＧにおいて、ビアエッチングによる層間膜換算におけるオーバーエッチング量を数値化する。
【解決手段】第１の層間絶縁膜１２上の、ＶＩＡ実寸測定用パターン２の形成領域には下部配線を設けずに、ＶＩＡ抵抗測定用パターン４の形成領域には下部配線１４を設け、この上に第２の層間絶縁膜１６を生成する。この第２の層間絶縁膜１６に、エッチングによりビアホール２０ａを形成した後、導電性部材を堆積させてビアＴＥＧ２０を形成する。下層に下部配線１４が配置されたビアＴＥＧ２０（２０４）のビアホール深さｂと下層に下部配線１４が配置されないビアＴＥＧ２０（２０２）のビアホール深さａとの比からオーバーエッチング率（量）を演算する。 （もっと読む）

【課題】ＴＥＧによる検査結果を容易に確認できるようにしつつ、ＴＥＧの占有面積を小さくする。
【解決手段】ＴＥＧ群３００は、第１テスト用パッド３１０、第２テスト用パッド３１２、及び複数のＴＥＧ（例えば第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０）を有している。複数のＴＥＧは、電気回路上、第１テスト用パッド３１０と第２テスト用パッド３１２の間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない。本実施形態において、ＴＥＧ群３００を構成するＴＥＧは、ＯＢＲＩＣＨ（Optical Beam Induced Resistance Change）用のＴＥＧである。 （もっと読む）

【課題】製品用半導体ウェーハについて配線不良を検出することが可能で、かつ、製品となる各半導体素子について配線不良を検出することが可能な、半導体素子における配線不良検出方法を提供する。
【解決手段】半導体ウェーハ１０に複数の半導体素子１００を製造する際に、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に当該接地配線１１２よりも細い不良検出用配線１２２を各半導体素子１００に形成するとともに、不良検出用配線１２２に接続された測定用端子１２４を素子形成領域Ｒ１の周囲のスクライブ領域Ｒ２に形成しておき、当該測定用端子１２４を用いて配線不良を検出することを特徴とする半導体素子における配線不良検出方法。 （もっと読む）

【課題】基板上の半導体デバイスを均一に汚染した試料を作成できる試料汚染方法を提供することを目的とする。
【解決手段】本発明の実施形態に係る試料汚染方法は、汚染物を含有する薬液を筺体内へ噴霧する工程と、噴霧により薬液が充満した筺体内へ半導体基板を搬入する工程と、薬液が充満した筺体内へ半導体基板を所定時間放置する工程と、所定時間経過後に、半導体基板を筺体内から搬出する工程と、を有する。 （もっと読む）

【課題】活性領域と素子分離絶縁膜との段差を精度よく評価する技術を提供する。
【解決手段】半導体基板１０に形成されたトレンチに埋め込まれた素子分離絶縁膜１８と、前記半導体基板１０に形成され不純物を含む活性領域３６と、前記活性領域３６と前記素子分離絶縁膜１８との間の段差を測定するための前記活性領域３６の幅Ｗ１〜Ｗ７が異なる複数の段差測定部５２ａ〜５２ｇと、を具備する評価素子によって前記段差を測定し、この測定結果に基づき、ゲート寸法を調整する。 （もっと読む）

【課題】シリコンウェーハが直接曝露される環境雰囲気のボロンおよびリンからなる群から選ばれる不純物による汚染を、高精度に評価する手段を提供すること。
【解決手段】環境雰囲気の不純物汚染評価方法。上記評価対象不純物は、ボロンおよびリンからなる群から選ばれる少なくとも一種である。評価対象雰囲気中でホットプレート上にシリコンウェーハを配置し加熱することにより該シリコンウェーハ表面に酸化膜を形成すること、上記酸化膜形成後のシリコンウェーハを、引き続き評価対象環境雰囲気中に所定時間放置すること、次いで上記酸化膜表面を回収液と接触させること、上記酸化膜表面と接触させた回収中の評価対象不純物量を測定すること、および、測定された評価対象不純物量に基づき、前記環境雰囲気中の不純物汚染レベルを判定すること、を含む。 （もっと読む）

【課題】ＴＥＧパターンより上の層を除去しなくてもＴＥＧパターンを用いた検査を行うことができるようにする。
【解決手段】複数の配線層２００，３００，４００は第１ＴＥＧパターン３０の上に形成されている。複数の配線層２００，３００，４００には、それぞれ配線２４２，３４２，４４２及び複数のダミーパターン２２４，３２４，４２４が形成されている。電極パッド４４４は、最上層の配線層４００に形成されている。そして平面視において、第１ＴＥＧパターン３０は、いずれの配線２４２，３４２，４４２及びダミーパターン２２４，３２４，４２４にも重なっていない。 （もっと読む）

【課題】パッシベーション膜にクラックを生じさせるか否かを容易に判定できる構造を有する半導体装置を提供する。
【解決手段】半導体装置１は、下部電極２３の上面に達する接続孔３０ｈを持つパッシベーション膜３０を備える。パッシベーション膜３０は、接続孔３０ｈを除いて下部電極２３の周縁部を含む領域を被覆する。下部バリアメタル膜３１は、下部電極２３とパッシベーション膜３０の凸状部分３０ｂとを被覆するように形成されている。バンプ電極３５から離れた領域でパッシベーション膜３０に形成されている段差部分を被覆するように金属膜パターン３１Ｔが形成されている。 （もっと読む）

【課題】プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化する。
【解決手段】半導体装置は、半導体基板の上に行列状に形成された複数の半導体集積回路１０１と、複数の半導体集積回路に沿ってそれぞれ行方向又は列方向に延びるように形成された複数の第１のスクライブライン領域及び第２のスクライブライン領域と、第１のスクライブライン領域に形成され、第１の評価素子１２０〜１２５及び評価用電極パッド１１０〜１１６を含むスクライブＴＥＧ１２８と、第２のスクライブライン領域に形成された第２の評価素子１６０、１６１と、複数の半導体集積回路のうちの少なくとも１つの半導体集積回路、第１のスクライブライン領域又は第２のスクライブライン領域に形成された少なくとも１つのスクライブ間配線１７０〜１７３とを備えている。第２の評価素子とスクライブＴＥＧとは、スクライブ間配線を介して電気的に接続されている。 （もっと読む）

【課題】半導体リソグラフィ技術を用いて感光性樹脂膜をパターニングする工程の良否を正確且つ簡易に検査することができるパターン形成方法を提供する。
【解決手段】パターン形成方法は、基板１の主面上の被検査領域に感光性樹脂膜を形成する工程と、投影光学系を用いて、マスクに形成された原版パターンを透過した露光光を感光性樹脂膜の表面に照射する露光工程と、感光性樹脂膜に現像処理を施して原版パターンに対応する被検査パターン２を形成する現像工程とを備える。被検査パターン２は、一端側から他端側に向かうにつれて厚みが変化する傾斜構造２ｓａ，２ｓｂを有する。原版パターンは、被検査パターン２の厚み分布に応じた光透過率分布を有する。 （もっと読む）

【課題】小さな面積でより多くの素子を搭載することができ、さらに、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供する。
【解決手段】各グループＧ_Nにおいて、全ての入力端子ＩＮが共通のドレインソース線ＤＳＬに接続されている。各グループＧ_Nにおいて、全ての出力端子ＯＵＴが入力端子ＩＮに非接続のドレインソース線ＤＳＬに、他の出力端子ＯＵＴと非共有で接続されている。さらに、一のグループＧ_Nにおける共通のドレインソース線ＤＳＬと、他のグループＧ_Nにおける共通のドレインソース線ＤＳＬとが互いに異なっている。 （もっと読む）

【課題】チャージアップした電荷を検出する感度を向上させること。
【解決手段】半導体基板１０上に形成された絶縁膜１４と、前記絶縁膜内に形成され、延伸方向に延伸した延伸部２２を含む第１配線２０と、前記絶縁膜内に設けられ、前記半導体基板と前記延伸部とを電気的に接続するコンタクト２６と、前記絶縁膜内に形成され、前記延伸部と前記半導体基板の面方向に対向し前記延伸部より長さの短い対向部３２と、前記対向部から前記第１配線の反対方向に引き出される引き出し部３４と、を含む第２配線３０と、前記引き出し部に電気的に接続されたアンテナ電極４０と、含む評価素子。 （もっと読む）

【目的】プラズマプロセスによる半導体集積装置の各製造段階において、所望のエッチング工程で生じたチャージアップの度合いのみを測定することが可能な半導体集積装置の評価システム及び評価用半導体チップを提供することを目的とするものである。
【構成】評価用半導体チップにプラズマエッチング処理を施している間にこの評価用半導体チップ内に生じたチャージアップに伴って流れる電流を、評価用半導体チップから外部に導出されている第１リード線及び第２リード線を介して計測する。評価用半導体チップは、シリコン基板上にゲート酸化膜、ゲート電極、プラズマによる電子電流の流入を部分的に遮断するパターンを有するレジストが積層された構造を有する。この際、レジスト上面側からシリコン基板の表面までを貫通する第１のコンタクトホールを介して上記第１リード線がシリコン基板の表面と電気的に接続されていると共に、上記レジストを貫通する第２のコンタクトホールを介して第２リード線がゲート電極の表面と電気的に接続されている。 （もっと読む）

【課題】実際の動作条件下においてエレクトロマイグレーションの劣化現象を検知すると共に、故障の兆候を検知することが可能な半導体集積回路を提供することである。
【解決手段】本発明にかかる半導体集積回路１０は、カウンタ回路６と、遅延クロック信号５６を生成する遅延素子５と、クロック信号５２のクロックサイクル毎にトグルするデータを入力する第１のフリップフロップ１と、第１のフリップフロップ１からの出力信号を入力する配線４と、遅延クロック信号５６に基づき駆動し、配線４からの出力信号を入力する第２のフリップフロップ２と、クロック信号５２に基づき駆動し、第１のフリップフロップ１からの出力信号を入力する第３のフリップフロップ３と、第２及び第３のフリップフロップ２、３からの出力信号の排他的論理和を出力する排他的論理和回路７と、を有する。 （もっと読む）

【課題】シリコン基板にダメージを与えずに、ゲート下の不純物分布の正確な評価を安定して行うことのできる半導体ウェーハとその製造方法を提供する。
【解決手段】 半導体ウェーハは、半導体基板上の所定の箇所に設定されたモニター領域に、他と電気的接続を有しない断面形状がＷ字型のダミー充填部を有する。 （もっと読む）

【課題】半導体チップを製造する際のダイシング精度の悪化を防止するとともに、流通後のＴＥＧを用いた測定の実行を完全に防止する。
【解決方法】半導体装置は、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える。複数の製品領域のそれぞれは、プロービング用電極３４、４０とセンス電極３６、３８を少なくとも有するＴＥＧ３０を有している。ＴＥＧ３０には、ＴＥＧ内の他の部分と比較して電流許容量が低く設定されているセンス配線３６ａ、３８ａが設けられている。半導体装置では、センス配線３６ａ、３８ａに所定電流以下の電流が印加された状態でＴＥＧ３０の特性を測定することができる。その一方、センス配線３６ａ、３８ａに所定電流を越える電流を印加するとセンス配線３６ａ、３８ａが破壊される。 （もっと読む）

【課題】ＳＯＩウェーハに半導体素子を形成する前に当該ＳＯＩウェーハの転位欠陥に関する良否の判定を行うことが可能な検査方法を提供する。
【解決手段】ＳＯＩウェーハ１にＳＯＩウェーハ１のスクライブ領域６ａにおける表面から埋め込み酸化膜３まで到達する検査用トレンチ７・７・・・を形成し、検査用トレンチ７・７・・・にシリコンと異なる熱膨張係数を有する埋め込み材８・８・・・を埋め込み、ＳＯＩウェーハ１を所定の処理温度に到達するまで加熱し、ＳＯＩウェーハ１の表面のうち検査用トレンチ７・７・・・の周囲となる部分に現れた転位９・９・・・を検出し、検出された転位９・９・・・に基づいてＳＯＩウェーハ１の良否を判定する。 （もっと読む）

【課題】長期信頼性を保障することができる半導体装置の試験方法を提供すること。
【解決手段】ゲート絶縁膜を介してゲート電極が埋め込まれてなる第１トレンチと、第１絶縁膜を介して、ゲート電極に非接続の埋設電極が埋め込まれてなる第２トレンチと、を有する半導体装置において、埋設電極を、両側を第１トレンチと第２トレンチとに挟まれるチャネル領域の表面のみに導電接続する。半導体装置のターンオフゲート抵抗およびターンオフ電流の一方または両方を、ターンオフ時に埋設電極とチャネル領域との間に所望の電位差が発生するように設定して、ターンオフスイッチング試験を行う。それによって、半導体装置をターンオフさせたときに埋設電極とチャネル領域との間に所望の電位差が発生し、埋設電極とチャネル領域との間の第１絶縁膜に電圧ストレスがかかるので、第１絶縁膜の絶縁特性を評価することができる。 （もっと読む）

【課題】液晶ドライバ等の半導体集積回路装置においては、その形状が極端に細長いため、長手方向にプロセス特性がばらつくと、所望のデバイス特性が得られない。そこで、実製品ウエハにプロセスモニタ用の検査用素子を各種配置して、それらを測定することによって、プロセス特性のばらつきを監視している。しかし、ウエハ内におけるグローバルなプロセスばらつきは、比較的抽出しやすいものの、チップ内の局所的なプロセスばらつきの高精度の抽出は、大幅に検査用素子密度を上げない限り、困難であることが、本願発明者等により明らかにされた。
【解決手段】本願の一つの発明は、半導体集積回路装置の製造方法において、ウエハ上のチップ領域の近傍に複数のテスト素子領域を異なるピッチで配列し、プローブテストにおいて、それらを電気的に計測することにより、プロセスの局所的ばらつきをモニタするものである。 （もっと読む）