【課題】 リセット動作を高速で行うことが可能な固体撮像装置を提供する。
【解決手段】 本発明に係る固体撮像装置は、複数の画素が行列状に配される。複数の画素のうち、並列に読み出されない２つの画素を、便宜的に第１の画素及び第２の画素とする。第１のリセット電源線と第１の画素に含まれる増幅トランジスタの制御電極との間の電気的経路に第１のリセットトランジスタが配される。第１の画素に含まれる増幅トランジスタの制御電極と、第２の画素に含まれる増幅トランジスタの制御電極との間の電気的経路に第２のリセットトランジスタが配される。第２の画素に含まれる増幅トランジスタの制御電極と第２のリセット電源線との間の電気的経路に第３のリセットトランジスタが配される。 （もっと読む）

【課題】受光／電荷蓄積層を積層した固体撮像素子であって、固体撮像素子全体の面積を小さくすることができる固体撮像素子を提供する。
【解決手段】固体撮像素子は、（Ａ）半導体層12に形成され、Ｍ層（但し、Ｍ≧２）の受光／電荷蓄積層21,22,23が積層されて成る受光／電荷蓄積領域20、（Ｂ）半導体層12に形成された電荷出力領域40、（Ｃ）受光／電荷蓄積領域20と電荷出力領域40との間に位置する半導体層12の部分から構成された導通／非導通制御領域50、並びに、（Ｄ）導通／非導通制御領域50における導通／非導通状態を制御する導通／非導通・制御電極60を備えており、第ｍ層目の受光／電荷蓄積層と第（ｍ＋１）層目の受光／電荷蓄積層［但し、１≦ｍ≦（Ｍ−１）］との間には、受光／電荷蓄積層の電位を制御するための第ｍ番目の電位制御電極31,32が設けられている。 （もっと読む）

【課題】素子の微細化に対しても飽和電荷量の減少を抑制できる固体撮像素子及びその製造方法を提供することにある。
【解決手段】Ｎ型の半導体基板１１に形成されたＰ型のウェル領域１６内に、Ｎ型の電荷蓄積領域１４が形成され、さらに電荷蓄積領域１４上に、Ｐ型のゲート領域１５ａ、及びその内側に配置されたＮ型の読み出し領域１５ｂを備えている。そして、電荷蓄積領域１４に蓄積された電荷は、ゲート領域１５ａに印加する電圧して、読み出し領域１５ｂを空乏化することによって、電荷蓄積領域１４に接続された読み出し領域１５ｂに読み出される。 （もっと読む）

【課題】受光部の周囲へ漏れ込む迷光を低減して画質を向上させる。
【解決手段】画素は、シリコン基板２１に設けられた光電変換を行うフォトダイオード１を含む。フォトダイオード１の周囲に存する半導体領域（電荷格納部３など）の表面が、フォトダイオード１の表面の中心部１ａよりも高い位置に位置している。フォトダイオード１の表面の周縁部がフォトダイオード１の表面の中心部１ａよりも高い位置に位置するように、フォトダイオード１の表面の周縁側領域１ｂが傾斜している。フォトダイオード１の周囲に存する半導体領域の表面は、フォトダイオード１の表面の周縁部と同じ高さに位置している。 （もっと読む）

コンピュータ断層撮影及び他の撮像用途のための背面照射式フォトトランジスタ・アレイ。画素当たり１つの光センサとトランジスタとを有する、又は、画素当たり複数の光センサとトランジスタとを有する、バイポーラトランジスタ及び接合型ＦＥＴを使用した実施形態が開示される。
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半導体放射線検出装置であって、半導体材料のバルク層と、バルク層の第１の表面上に、第２導電型の半導体材料の修正された内部ゲート層、第１導電型の半導体材料のバリア層及びピクセルドーピングに対応するピクセルを生成するために少なくとも１つのピクセル電圧に結合されるように適合された第２導電型の半導体材料のピクセルドーピングを順に備え、前記装置は、第１導電型の第１のコンタクトを備え、前記ピクセル電圧は、前記ピクセルドーピングと第１のコンタクトの間のポテンシャルの相違として規定されることを特徴とする。 （もっと読む）

【課題】 占有面積が小さく、耐圧の高いＪＦＥＴの素子構造を提供する。
【解決手段】 本発明のＪＦＥＴは、次の構成を備える。第１導電型のソース領域は、半導体基板の表面側に形成される。第２導電型の上部ゲート領域は、半導体基板の表面側に在ってソース領域を囲む。第２導電型の下部ゲート領域は、ソース領域と上部ゲート領域の下方に埋め込まれ、上部ゲート領域と電気的に接続する。第１導電型のチャネル領域は、上部ゲート領域と下部ゲート領域とに挟まれる。チャネル領域の一端はソース領域に繋がる。チャネル領域の他端は、下部ゲート領域が無くなる辺りで、第１導電型の下層ドレインに繋がる。第２導電型の側部ゲート領域は、チャネルの他端付近に在って、上部ゲート領域と電気的に接続する。 （もっと読む）

【課題】
従来の固体撮像素子は、ゲッタリング層の形成によって暗電流を抑圧することはできるが、隣接する画素間のクロストークが大きくなってしまうという課題があった。
【解決手段】
入射光に応じた量の電荷を生成及び蓄積する光電変換部と、前記光電変換部に蓄積された電荷が転送される電荷検出領域を含むと共に前記電荷検出領域内の電荷量に応じた画素信号を出力する増幅部とを備えた画素が半導体基板に複数形成された固体撮像素子において、前記光電変換部の電荷蓄積領域を第一の第１導電型半導体層で構成し、互いに隣接する画素間を電気的に分離する分離領域を第２導電型半導体層で構成し、前記分離領域内に高濃度の第二の第１導電型半導体層でゲッタリング層を構成することを特徴とする。 （もっと読む）

【課題】画素が電荷格納部を保有することで全画素同時の電子シャッタ動作を行うことができる固体撮像装置において、電荷格納部への光入射を低減してその光入射による偽信号の発生を抑える。
【解決手段】画素は、基板２１に形成され、フォトダイオード１から転送される電荷を蓄積する電荷格納部３と、フローティングディフュージョン４の電荷量に応じた信号を出力する増幅トランジスタと、フォトダイオード１から電荷格納部３に電荷を転送する第１の転送ゲート部１１と、電荷格納部３からフローティングディフュージョン４に電荷を転送する第２の転送部５とを備える。基板２１上に形成された層間膜３２，３３に、間隙４０が、基板２１の略法線方向から見た平面視で前記電荷格納部を実質的に囲むように形成される。 （もっと読む）

【課題】 ＪＦＥＴを単位画素内に有する固体撮像装置において、ＪＦＥＴの占有面積を縮小する。
【解決手段】 本発明では、単位画素内のＪＦＥＴを次のように構成する。（１）基板表面側に設けた第１導電型のソース領域。（２）基板表面側に第１導電型ソース領域を囲むように設けた第２導電型の表面ゲート領域。（３）ソース領域および表面ゲート領域の下方に埋め込まれ、表面ゲート領域と電気的に接続する第２導電型の埋め込みゲート領域。（４）表面ゲート領域と埋め込みゲート領域とに挟まれた第１導電型のチャネル領域。このチャネル領域は、下方の埋め込みゲート領域が途切れた箇所で、半導体基板の下層域と繋がる。このようなＪＦＥＴ構造により、半導体基板の下層域をＪＦＥＴのドレインとして利用する。 （もっと読む）

【課題】各画素に画素アンプを配置させた構成において全画素同時にリセットすることにより露光のタイミングを合わせることができるの固体撮像素子を提供する。
【解決手段】本発明の固体撮像素子は、各画素に、光電変換部と、前記光電変換部にて生成し蓄積された信号電荷を受けて蓄積する拡散領域と、前記光電変換部から前記拡散領域に信号電荷を転送する転送部と、前記拡散領域を構成の一部に有し前記拡散領域に蓄積される信号電荷に応じた信号を画素より出力する画素アンプと、前記拡散領域上に絶縁膜を介して設けられ前記拡散領域の少なくとも一部の表面の導電型を反転状態にする複数の反転化電極とを有している。 （もっと読む）

【課題】 インパクトイオン化の耐性を高めるに都合の良い固体撮像装置の構成を提供する。
【解決手段】 本発明の固体撮像装置は、単位画素を半導体基板に配列し、被写体像を単位画素ごとの画素信号に変換する固体撮像装置である。この単位画素には、入射光に応じて信号電荷を生成する受光素子と、受光素子で生成された信号電荷を取り込んで信号電荷に応じた画素信号を出力する増幅素子とを備える。一方、排出部については、複数の増幅素子に対して１つの割合で配置する。このように配置される排出部により、これら複数の増幅素子の信号電荷を排出する。 （もっと読む）

【課題】 接合型電界効果トランジスタにおいて、ゲート耐圧を高くし、しかも素子特性のばらつきを小さくする。
【解決手段】 ｎ^＋＋型のソース領域３及びドレイン領域４が、ｐ^＋型のゲート領域２を挟んで設けられる。ｎ型のチャネル領域５が、ゲート領域２の下部に設けられる。ｐ型のバックゲート領域が、チャネル領域５の下部に設けられると共に、ゲート領域２と電気的に接続される。チャネル領域５は、ソース領域３側のｎ型の第１チャネル領域５ａと、ドレイン領域４側の第３チャネル領域５ｃと、第１及び第３チャネル領域５ａ，５ｃ間の第２チャネル領域５ｂとを有する。第１チャネル領域５ａの不純物濃度ｎ１及び第３チャネル領域５ｃの不純物濃度ｎ３は、互いに実質的に同じで、かつ、第２のチャネル領域５ｂの不純物濃度ｎ２より高い。 （もっと読む）