説明

Fターム[4M119DD44]の内容

MRAM・スピンメモリ技術 (17,699) | セル構成 (5,615) | アーキテクチャ (1,063) | Tr+記憶素子方式 (867)

Fターム[4M119DD44]の下位に属するFターム

Fターム[4M119DD44]に分類される特許

1 - 18 / 18


【課題】素子の特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上の一部の領域にマスク膜を形成する工程と、前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方において、前記半導体基板の上方に、マスク部材を形成する工程と、前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク膜及び前記半導体基板の上層部分をパターニングする工程と、前記パターニングされたマスク膜をマスクとしてエッチングを施すことにより、前記パターニングされた半導体基板の上層部分の一部を除去する工程と、を備える。 (もっと読む)


【課題】トレンチを均一に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、第1の材料からなる第1部分及び前記第1の材料とは異なる第2の材料からなる第2部分を含む被加工基材上に、前記第1部分の直上域に配置され第3の材料からなる第3部分及び前記第2部分の直上域に配置され前記第3の材料とは異なる第4の材料からなる第4部分を含み、前記第3部分及び前記第4部分の双方に開口部が形成されたマスク膜を形成する工程と、前記マスク膜をマスクとして、前記第4の材料のエッチングレートが前記第3の材料のエッチングレートよりも高く、前記第1の材料のエッチングレートが前記第2の材料のエッチングレートよりも高くなるような条件でエッチングを施すことにより、前記第1部分及び前記第2部分をそれぞれ選択的に除去する工程と、を備える。 (もっと読む)


【課題】磁気抵抗素子間での電気的特性のバラツキを低減する。
【解決手段】磁気メモリの製造方法は、半導体基板20上のセルアレイ部に磁気抵抗素子37を形成する工程と、半導体基板20上の周辺回路部に、磁気抵抗素子37と同じ積層構造を有しかつ磁気抵抗素子37と同じレベルに配置されたダミー素子68を形成する工程と、磁気抵抗素子37及びダミー素子68を一括して平坦化する工程と、ダミー素子68にレーザー光線を照射し、ダミー素子68を非磁性体化する工程と、平坦化された磁気抵抗素子37上に上部電極41を形成する工程とを含む。 (もっと読む)


【課題】 配線の信頼性が劣化しない磁気ランダムアクセスメモリ及びその製造方法を提供することである。
【解決手段】 実施形態に係る磁気ランダムアクセスメモリは、下部電極、磁気抵抗効果素子、上部電極が下層から順に積層された積層膜が設けられる。前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部が設けられる。前記上部電極上にバリアメタル膜が設けられる。前記バリアメタル膜上にコンタクトプラグが設けられる。 (もっと読む)


【課題】情報記憶層への損傷の発生、素子構造における膜剥がれの発生を回避することができ、しかも、製造工程を簡素化し得る不揮発性メモリ素子を提供する。
【解決手段】不揮発性メモリ素子群は、(A)第1絶縁層21、(B)第1の凹部24、及び、第1の凹部24と連通し、第1の凹部24よりも幅の広い第2の凹部25を有し、第1絶縁層21上に設けられた第2絶縁層22、(C)第1絶縁層21内に設けられ、頂面が第1の凹部24の底部に露出した複数の電極31、(D)第1の凹部24及び第2の凹部25の側壁から底部に亙り形成された情報記憶層40、並びに、(E)第2の凹部25内の情報記憶層40によって囲まれた空間を充填した導電材料層32を備えている。 (もっと読む)


【課題】大きい静電容量のキャパシタを含む抵抗変化メモリを提供する。
【解決手段】本実施形態の抵抗変化メモリは、アクティブ領域としての半導体領域20と、ゲート絶縁膜22を介して半導体領域21の側面に対向するゲート電極21とを有する選択トランジスタと、記憶するデータに応じて抵抗値が変化するメモリ素子1とを含むメモリセルMCと、第1のキャパシタ電極としての半導体領域30と、半導体領域30の側面に対向するキャパシタ電極31と、半導体領域20とキャパシタ電極31との間に設けられたキャパシタ絶縁膜32とを含むキャパシタ3と、を含む。 (もっと読む)


【課題】書き込み電力消費量を削減することが可能な磁気トンネル接合部を有するMRAMセルを備えたメモリ装置の書き込み方法を提供する。
【解決手段】ビットラインBLの中の一つにビットライン電圧を印加するとともに、ワードラインWLの中の一つにワードライン電圧を印加して、選定したMRAMセル1の磁気トンネル接合部2に加熱電流を流す工程を有し、このワードライン電圧は、加熱電流の大きさが磁気トンネル接合部2を所定の高さの閾値温度に加熱するのに十分な大きさとなる、MRAMセル1のコア動作電圧よりも高いワードラインオーバードライブ電圧を印加する。 (もっと読む)


【課題】信頼性が高いシフトレジスタ型記憶装置及びデータ記憶方法を提供する。
【解決手段】一態様によれば、一方向に沿って連なり、その特徴方向が前記一方向に延びる回転軸についてそれぞれ回転可能な複数の回転子を備えたシフトレジスタが提供される。前記複数の回転子には一軸異方性が付与され、前記複数の回転子は、隣り合う2つの前記回転子毎に複数の対に組分けされており、同一の前記対に属する2つの前記回転子には、前記特徴方向を反平行とするような第1の力が作用し、隣り合う前記対に属する隣り合う2つの前記回転子には、前記第1の力よりも弱く、前記特徴方向を反平行とするような第2の力が作用する。 (もっと読む)


【課題】 高速スピン移動トルク書き込み手順を備えた磁気素子を提供する。
【解決手段】 固定磁化方向を有する基準層と、書き込み電流を磁気トンネル接合部に通過させることによって、基準層の磁化方向に対して調整可能な磁化方向を有する第1の記憶層と、前記基準層および第1の記憶層間に配置された絶縁層と、を含む磁気トンネル接合部であって、磁気トンネル接合部が、書き込み電流のスピンを、基準層の磁化方向に垂直に配向されるように偏極する偏極装置をさらに備えることを特徴とし、前記第1の記憶層が、磁化の切り替え時間が1ns〜100ns間に含まれる範囲になるような減衰定数を有する磁気トンネル接合部。改善された書き込み速度および従来のメモリ装置より低い電力消費を有する、開示の磁気トンネル接合部から形成された複数の磁気素子を備える磁気メモリ素子。 (もっと読む)


【課題】磁気ランダムアクセスメモリに集積化された磁気抵抗素子への外乱磁界を低減する。
【解決手段】磁気ランダムアクセスメモリは、磁気抵抗素子が集積化された複数のMRAMアレイ32と、MRAMアレイ32のそれぞれに対して設けられ、外乱磁界がMRAMアレイ32に鎖交することを防ぐための複数の磁気シールド33とを具備している。磁気シールド33のそれぞれの平面形状は、円形であるか、n角形(n≧6)である。 (もっと読む)


【課題】所望の形状を有する記録層を確実に形成し得る磁気抵抗効果素子の製造方法を提供する。
【解決手段】記録層、非磁性体膜及び磁化参照層が積層されて成る情報記録構造体を備えており、記録層の平面形状は平行四辺形である磁気抵抗効果素子の製造方法は、記録層、非磁性体膜及び磁化参照層が積層されて成る積層構造体及び第1のマスク層61を形成し、次いで、第1のマスク層61上に、前記平行四辺形の一組の対辺と平行な2辺を有する第2のマスク層62を形成して第1のマスク層61をパターニングし、次いで、積層構造体及び第1のマスク層上に、前記平行四辺形の他の対辺と平行な2辺を有する第3のマスク層63を形成して第1のマスク層61をパターニングし、平行四辺形の平面形状を有する第1のマスク層61を得た後、記録層をパターニングし、平行四辺形の平面形状を有する記録層を得る各工程を有する。 (もっと読む)


【課題】製造工程を複雑化することなく、配線の信頼性低下を招かない、配線構造を有する半導体装置及びその製造方法を得る。
【解決手段】接続孔30の底面及び側面上並びに配線用溝31の底面及び側面上にTa/TaN積層バリア層12を介して、NiFe磁性層13をPVD装置のNiFeチャンバを用いたPVD法によって成膜する。次に、同一のPVD装置の同一のNiFeチャンバを用いて、成膜条件を変更することにより、接続孔30及び配線用溝31の底面上及び層間絶縁膜11の表面上におけるNiFe磁性層13を選択的に除去する。さらに、同一のPVD装置のTaチャンバ及びCuチャンバを用いて、接続孔30の底面及び側面上並びに配線用溝31の底面及び側面上にTaバリア層及びCuシード層を順次形成する。 (もっと読む)


【課題】信頼性の高い低消費電力不揮発性メモリを提供する。
【解決手段】磁気メモリセルを構成する巨大磁気抵抗効果素子やトンネル磁気抵抗効果素子402の強磁性固定層202の磁化方向と反平行又は平行に磁化された強磁性配線101を記録層である強磁性自由層200に非磁性層401を介して接続させ、スピントランスファートルクにより記録層の磁化反転を行う。 (もっと読む)


【課題】メモリセルの高密度化を図れるMRAMやPRAM等の半導体記憶装置を提供する。
【解決手段】間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第1乃至第4の抵抗変化素子MTJ1〜MTJ4と、第1及び第2の抵抗変化素子を接続する第1の電極15と、第3及び第4の抵抗変化素子を接続する第2の電極15と、第2及び第3の抵抗変化素子を接続するビット線BL2と、抵抗変化素子と対をなし、第1及び第2の電極と離間して配置されたワード線WL1〜WL4と、第1乃至第4の抵抗変化素子の中の選択素子にデータを書き込む時、第1乃至第4の抵抗変化素子と第1及び第2の電極とビット線とを有するチェーン構造部に第1の電流Iw1を流す第1の電流源と、選択素子にデータを書き込む時、選択素子に対応する第1乃至第4のワード線の中の選択ワード線に第2の電流Iw2を流す第2の電流源とを具備する。 (もっと読む)


【課題】メモリアレイのレイアウト面積を縮小可能な不揮発性記憶装置を提供する。
【解決手段】行列状に集積配置された複数のトンネル磁気抵抗素子TMRが設けられる。X方向に沿って、トンネル磁気抵抗素子TMRの行に対応してワード線WLとソース線SLが設けられる。また、Y方向に沿ってトンネル磁気抵抗素子TMRの列に対応してビット線BLが設けられる。ソース線SLは、2つのトンネル磁気抵抗素子TMRの行ずつに対応して設けられる。ワード線WLは、X方向に沿って配置されたトンネル磁気抵抗素子TMRの行と隣接するトンネル磁気抵抗素子TMRの行との間に配置される。各列において、互いに隣接する2つのトンネル磁気抵抗素子にそれぞれ対応してアクセストランジスタが設けられる。各アクセストランジスタは、対応するワード線をゲート電極として、互いに隣接する2つのトンネル磁気抵抗素子とそれぞれ接続される。 (もっと読む)


【課題】 スピン注入書き込み方式に適した構成を有する磁気記憶装置を提供する。
【解決手段】 磁気抵抗素子2は、第1端および第2端を有し、第1端から第2端に向かう電流を供給されることにより第1データを書き込まれ、第2端から第1端に向かう電流を供給されることにより第2データを書き込まれる。第1p型MOSFET13は、一端を第1端と接続される。第2p型MOSFET14は、一端を第2端と接続される。第1n型MOSFET15は、一端を第1端と接続される。第2n型MOSFET16は、一端を第2端と接続される。第1電流ソース回路21は、第1、第2p型MOSFETの各他端と接続され、電流を供給する。第1電流シンク回路24は、第1、第2n型MOSFETの各他端と接続され、電流を引き抜く。 (もっと読む)


【課題】 電界制御磁気素子及び電界制御磁気メモリ素子に関し、常磁性元素の強磁性化或いは強磁性元素の常磁性化を室温において電気的に制御する。
【解決手段】 電極1/絶縁膜2/遷移金属からなる導電体層3の積層構造を有するとともに、導電体層3に絶縁膜2を介して電圧を印加してフェルミ準位の位置を移動させることによって、常磁性−強磁性遷移或いは強磁性−常磁性遷移を制御する。 (もっと読む)


本発明は、磁気抵抗メモリ素子のアレイと少なくとも一つの磁界センサ素子とを備える磁気抵抗メモリデバイスであって、前記磁気抵抗メモリ素子の前記アレイを、少なくとも一つの前記磁界センサ素子とは異なるように外部磁界からシールドするための部分シールド手段又は不均一シールド手段を備える磁気抵抗メモリデバイスを提供する。「異なるように」とは、5%の最小シールド差、好ましくは10%の最小シールド差が存在することを意味している。また、本発明は対応するシールド方法も提供する。
(もっと読む)


1 - 18 / 18