【課題】キャッシュ・メモリに命令をキャッシュする場合における保持内容の冗長さを減少させ、効率の良いキャッシュ・システムを実現する。
【解決手段】命令フェッチ・ユニット１０と、命令キャッシュ２０と、命令とこの命令が格納されたメイン・メモリ上における１または複数のアドレスとを関連付けて保持するマクロ・キャッシュ部３０と、命令キャッシュ２０におけるキャッシュ・ヒットの頻度が高い命令をマクロ・キャッシュ部３０に保持させるマクロ登録判断部４０と、を備える。マクロ・キャッシュ部３０は、マクロ登録判断部４０により保持するように指示された命令と同一の命令を既に保持している場合は、その命令を指定するアドレスを、既に保持しているその命令と関連付けて保持し、マクロ登録判断部４０により保持するように指示された命令と同一の命令を保持していない場合は、その命令とその命令を指定するアドレスとを関連付けて保持する。 （もっと読む）

【課題】プロセッサコアが夫々キャッシュメモリを有するマルチプロセッサ環境で前記キャッシュメモリを効率よく使用できるようにプログラムを変換すること。
【解決手段】プログラム変換装置は、アクセス属性決定部と、非共有化対象分類部と、変換部とを備える。アクセス属性決定部は、ソースプログラムを構成するスレッドによるメモリアクセスから排他アクセスを求め、前記求めた排他アクセスのうちからキャッシュメモリを使用するメモリアクセスを決定する。非共有化対象分類部は、前記キャッシュメモリを使用してメモリアクセスされるアクセスデータのうちから、他のアクセスデータとの間でキャッシュラインを非共有化させるアクセスデータを決定する。変換部は、前記非共有化対象分類部による決定結果に基づいてキャッシュラインを非共有化させる処理をソースプログラムに挿入する。 （もっと読む）

【課題】プロセス（コンテキスト）の切り替え時にエントリを無効化せずとも、アドレス変換に係る検索を適切なエントリだけを対象として行えるアドレス変換装置を提供する。
【解決手段】アクセス要求したプロセスのコンテキストとエントリのコンテキストとが一致すると判定された場合にオンとされるマッチフラグ３６をエントリ毎に設け、アクセス要求で指定された仮想アドレスＶＡを物理アドレスＰＡに変換する場合に、マッチフラグ３６がオンであるエントリだけを対象としてアドレス変換に用いるエントリを検索する。アクセス要求したプロセスのコンテキストに対応するものでないエントリのマッチフラグ３６はオフされるので、プロセス（コンテキスト）の切り替え時にエントリを無効化しなくとも、アクセス要求したプロセスのコンテキストに対応するエントリだけを対象とした検索が可能となる。 （もっと読む）

【課題】キャッシュデータを効率的にメインメモリへライトバックすることができるキャッシュ装置、メモリシステム及びデータ転送方法を提供すること
【解決手段】本発明にかかるキャッシュ装置は、複数のキャッシュデータが、メインメモリ８０に格納されている複数のデータと一致しているか否かを判定するライトバック制御部６０と、複数のキャッシュデータのうち、不一致と判定されたキャッシュデータであって、メインメモリ８０において連続するアドレスへ書き込まれる複数のキャッシュデータを格納するデータバッファ部１３と、データバッファ部１３へ格納されたキャッシュデータを一括してメインメモリ８０へ書き込むメモリライト部１４と、を備えるものである。 （もっと読む）

【課題】キャッシュメモリから高速にデータを読み出すことができる演算処理装置を提供することを課題とする。
【解決手段】演算処理装置は、複数の記憶素子にそれぞれ複数のデータを記憶するキャッシュメモリと、前記キャッシュメモリからデータが読み出されたタイミングが閾値より遅いときにはエラーを検出するエラー検出回路（５００）と、前記エラーが検出されないときには前記キャッシュメモリから読み出されたデータをラッチし、前記エラーが検出されたときには待機期間経過後に前記キャッシュメモリから読み出されたデータをラッチするラッチ回路（５１７）と、前記ラッチ回路によりラッチされたデータの処理を行う演算処理装置コアとを有する。 （もっと読む）

【課題】ページテーブル検索での不要なメモリアクセスの発生を抑制することができるアドレス変換装置を提供する。
【解決手段】仮想アドレスと物理アドレスの組をページサイズ毎に保持しアドレス変換を行うアドレス変換バッファ（ＴＬＢ）と、ページテーブルから読み出された新たな仮想アドレスと物理アドレスとの組がＴＬＢに登録された場合、ＴＬＢから追い出された仮想アドレスとそれに対応するページサイズとの組を保持する記憶部と、ベースアドレスをページサイズ毎に保持するベースレジスタと、メモリアクセス要求に含まれる変換対象の仮想アドレスに基づきＴＬＢを検索し、検索ミスが発生した場合、記憶部及びベースレジスタが保持する情報から生成したポインタアドレスに基づいて主記憶を検索し変換対象の仮想アドレスを物理アドレスに変換するようにして、不要なメモリアクセスの発生を抑制する。 （もっと読む）

【課題】メモリの中の異なるページの間の境界クロシングの原因となるアドレスを識別し、プロセッサ内でのアドレス変換性能を改善する。
【解決手段】プロセッサは、第１及び第２のメモリページの間のページ境界をクロスするメモリ領域へのアクセスを認識するように構成される回路を備える。回路は、また、第１及び第２のメモリページと関連するアドレス変換情報をリンクするように構成される。このように、同一のメモリ領域へのその後のアクセスに応答して、第１及び第２のメモリページと関連するアドレス変換情報は、１つのアドレス変換に基づいて検索可能である。 （もっと読む）

【課題】ストレージアレイでミラー化されたキャッシュボリュームを用いることでドライブオーバーヘッドを軽減する方法及び／又は装置を提供する。
【解決手段】ドライブアレイを複数のハード・ディスク・ドライブと、ソリッドステートデバイスと、抽象化レイヤとしてのコントローラで構成する。ソリッドステートデバイスは、書き込みキャッシュ領域と読み出しキャッシュ領域とを含む。読み出しキャッシュ領域は、書き込みキャッシュ領域のミラーである。抽象化レイヤは、（ｉ）複数のＩＯ要求を受信し、（ｉｉ）複数のＩＯ要求を処理し、（ｉｉｉ）複数のＩＯ要求を書き込みキャッシュ領域と前記読み出しキャッシュ領域とにマップするように構成される。 （もっと読む）

【課題】性能低下を招くことなく回路面積を削減出来る半導体集積回路を提供すること。
【解決手段】第１メモリ３０と、第１メモリ３０に対するキャッシュメモリとして働く第２メモリ１０とを備える。第１メモリ３０からデータが読み出される場合の第１読み出し、第２メモリ１０からデータが読み出される場合の第２読み出し、及び該データを第２メモリ１０から読み出すと決定する判定、は、複数の処理ステージのうちのいずれかの処理ステージで実行される。第１読み出しにて読み出されたデータが出力されるタイミングと、第２読み出しにて読み出されたデータが出力されるタイミングとは同一である。第１読み出しで読み出されたデータは、第２メモリ１０を経由しない経路を用いて出力される。 （もっと読む）

【課題】処理パイプライン内の処理バブルの低減が可能なデータ処理装置を提供する。
【解決手段】グラフィクス処理ユニットは、第１パイプライン部分１８と第２パイプライン部分２０とを有するテクスチャパイプライン６を含む。第１パイプライン部分１８内の主題命令は、その主題命令によりメモリからロードされる記述子データが、共有記述子キャッシュ内に貯えられるまで、第１パイプライン部分１８内で再循環される。記述子が、共有キャッシュ内に保存されている場合、主題命令は、追加の処理操作が実行される第２パイプライン部分２０に渡され、それらの追加の処理操作が完了するまで再循環される。記述子データは、その記述子データを利用するのに必要とされるテクスチャパイプライン６内の係属中の主題命令がなくなるまで、共有記述キャッシュ内に固定される。 （もっと読む）

【課題】 画像処理装置において、プロセッサーやメモリーなどのリソースに対する負荷を小さくしつつ、属性データと画像データとを仮想アドレス空間内でそれぞれ連続させる。
【解決手段】 画像形成装置１において、データ生成部２２は、複数ページ画像のそれぞれについて、ページ画像内の各画素の色および／または階調を示す画像データとページ画像内の各画素の属性を示す属性データとを、順番に生成しＲＡＭ１２に記憶する。そして、マッピング設定部２３は、複数ページ画像についての属性データが仮想アドレス空間で連続するように、また、複数ページ画像についての画像データが仮想アドレス空間で連続するように、マッピングデータ２１ａを設定する。 （もっと読む）

【課題】適切なブロックサイズでデータの先読みを行う。
【解決手段】データ入出力部は、ページ単位で不揮発記憶装置からのデータの読み出しを要求し、読み出されたデータをバッファに記憶させる。プロファイル作成部は、先読み対象プログラムからの要求に従ってデータ入出力部により発行される不揮発記憶装置からのデータの読み出し要求の履歴を、先読みブロックサイズのブロック単位の読み出し位置およびサイズに変換した先読みプロファイルを作成する。先読み実行部は、先読みプロファイルに基づいて、不揮発記憶装置からバッファへの先読み対象プログラムのデータの先読みをデータ入出力部に要求する。本技術は、例えばメモリ管理装置に適用できる。 （もっと読む）

【課題】多段パイプラインを有するプロセッサにおけるＴＬＢミス時の非効率を改善する方法を提供する。
【解決手段】ＴＬＢミス信号に応じて、ＴＬＢコントローラはメモリあるいは高いレベルのＴＬＢのいずれかからアドレス変換情報を要求するＴＬＢ再ロードを開始し、その情報をＴＬＢの中に配置する。プロセッサはミスしている仮想アドレスを有するインストラクションをフラッシュし、そしてインストラクションをリフェッチし、結果的にインストラクションを再挿入する。ＴＬＢ再ロードの開始およびインストラクションのフラッシュ/リフェッチは、直ちにパイプラインをストールすることなしに、実質的に平行して行われる。リフェッチされたインストラクションはＴＬＢ再ロードが完了するまでＴＬＢアクセスポイント上部のパイプラインのポイントに保持され、リフェッチされたインストラクションが次のアクセスに際してＴＬＢ内に「ヒット」を発生する。 （もっと読む）

【課題】ＴＬＢにおける照合を高速化するとともに消費電力の増加を抑制する。
【解決手段】複数のページにデータを記憶するように構成されたメモリ１３０と、ＴＬＢ１１０と、複数のキャッシュラインを含むメモリキャッシュ１２５とを含むことができる。メモリの各ページは複数のメモリのラインを有することができる。メモリキャッシュは、仮想アドレスがキャッシュに与えられると、適合キャッシュラインが複数のキャッシュラインから同定できるように構成されることができ、ここで、適合キャッシュラインは、仮想アドレスに適合する適合アドレスを有する。メモリキャッシュは、適合アドレスに配置されたページの１つまたは複数のページ属性を、ＴＬＢからではなく、メモリキャッシュから検索できるように構成されることができ、これは、キャッシュラインに記憶されたラインデータのページ属性を、キャッシュラインの夫々に更に記憶することによって行われる。 （もっと読む）

【課題】記憶装置と通信を行う複数のデバイスのキャッシュメモリに記憶されたデータの不整合を解消可能な記憶装置およびプログラムを提供する。
【解決手段】実施形態の記憶装置は、記憶部と、通信部と、書き込み部と、制御部とを備える。記憶部は、複数のデータを記憶する。通信部は、記憶部に記憶された複数のデータのうちの少なくとも一部を記憶する第１キャッシュメモリを有する複数の外部機器と通信する。書き込み部は、複数の外部機器のうちの何れかの外部機器から、データの書き込みを要求する書き込み要求を通信部で受信した場合、その書き込みが要求されたデータを記憶部に書き込む。制御部は、書き込み部により書き込まれたデータを、書き込み要求を送信した外部機器とは異なる外部機器へ送信するように通信部を制御する。 （もっと読む）

【課題】キャッシュメモリを実装した演算処理装置およびキャッシュメモリ制御装置において、プロセスＩＤに対応してキャッシュメモリ領域をブロック単位で任意に分割可能として、プロセッサの実効性能を向上することを可能とする。
【解決手段】各セット１０３のキャッシュブロック１０２毎に物理プロセスＩＤ（ＰＰＩＤ）が記憶されるとともに、＃１から＃ｎの各インデックス値毎に、各ＰＰＩＤ値に対するＭＡＸ ＷＡＹ数１０５が記憶される。或るインデックス値における或るＰＰＩＤ値に対応するＭＡＸ ＷＡＹ数１０５は、そのインデックス値において記憶可能なそのＰＰＩＤ値を有するキャッシュブロック１０２の最大数を示す。各インデックス値毎に、各ＰＰＩＤ値のＭＡＸ ＷＡＹ数１０５が守られるように、キャッシュミス時のウェイ数の制御が実施される。 （もっと読む）

【課題】回転式ストレージデバイス（例えば、ハードドライブ）のセクタをキャッシュするために外部メモリデバイスを利用して、システムパフォーマンスを改善するためのシステムおよび方法を提供すること。
【解決手段】外部メモリデバイス（ＥＭＤ）が、コンピューティングデバイス、またはコンピューティングデバイスが接続されたネットワークに接続されたとき、システムは、ＥＭＤを認識し、ディスクセクタによってＥＭＤをポピュレートする。システムは、ディスクセクタに対するＩ／Ｏ読取り要求を、実際のディスクセクタの代わりにＥＭＤキャシュに向けて送る。ＥＭＤの使用は、コンピューティングデバイスにメモリを追加するコストに対してわずかのコストで、コンピューティングデバイスシステムにおけるパフォーマンスおよび生産性を向上させる。 （もっと読む）

【課題】アクセラレータとＣＰＵとの一貫性を維持しながら通信によるノード間の帯域幅の消費を低減する。
【解決手段】ＣＰＵ２１０およびアクセラレータ２２０はマルチプロセッシング環境において個別のノードにクラスターできる。共有メモリ・デバイス２１２、２２２を収容する各ノード０、１は、他のノードでキャッシュされたかもしれない共有メモリのブロックを追跡するディレクトリを維持できる。そのため、コマンドとアドレスは、メモリ位置があるノード以外でキャッシュされたときに限り、他のノードのプロセッサおよびアクセラレータに送信できる。加えて、アクセラレータは一般的にＣＰＵと同じデータにはアクセスしないため、最初の読み出し、書き込み、および同期の操作のみを他のノードに送信できる。データへの中間アクセスは一貫性を保たないで行える。その結果、一貫性を維持するために消費するチップ間の帯域幅を低減できる。 （もっと読む）

【課題】記憶装置に搭載するメモリ容量を削減しながら、情報を書き込む際の処理速度の低下を最低限に抑える。
【解決手段】不揮発性メモリ内に、論理／物理アドレス変換テーブルをページ単位に分割した複数の分割変換テーブルを保存し、ＲＡＭ内には、分割変換テーブルの少なくとも１つ以上を保存する論理／物理アドレス変換テーブルキャッシュと、分割変換テーブルを管理する変換テーブル管理テーブルと、論理／物理アドレス変換テーブルキャッシュの管理を行うキャッシュ管理テーブルを保存し、変換テーブル管理テーブルは、分割変換テーブルが前記論理／物理アドレス変換テーブルキャッシュに保存されていることを示すキャッシュ有無フラグと、前記論理／物理アドレス変換テーブルキャッシュ内での保存先を示すキャッシュエントリ番号を有し、不揮発性メモリと前記ＲＡＭの間における前記論理／物理アドレス変換テーブルの情報の読み出し及び書き込みは、ページ単位で行う。 （もっと読む）

【課題】システムを停止させずに、動的リンク制御を円滑に行う。
【解決手段】セグメンテーション方式の仮想記憶管理を行う仮想記憶管理装置１であって、副ＬＭに動的リンクを要求する主ＬＭを、複数の領域に区分された仮想記憶空間のうちの一つの領域の空きセグメントに割り当てて実行する主ＬＭ実行部２と、主ＬＭが動的リンクを要求した場合に、一つの領域に副ＬＭを割り当て可能な空きセグメントが存在するか否かを判定する判定部３１と、上記一つの領域に副ＬＭを割り当て可能な空きセグメントが存在しない場合に、空きセグメントを有する他の領域を縮小し、上記一つの領域を拡大させるように仮想記憶空間のマッピングを変更してから動的リンクを実行する動的リンク実行部３２と、を備える。 （もっと読む）