【課題】キャッシュメモリから高速にデータを読み出すことができる演算処理装置を提供することを課題とする。
【解決手段】演算処理装置は、複数の記憶素子にそれぞれ複数のデータを記憶するキャッシュメモリと、前記キャッシュメモリからデータが読み出されたタイミングが閾値より遅いときにはエラーを検出するエラー検出回路（５００）と、前記エラーが検出されないときには前記キャッシュメモリから読み出されたデータをラッチし、前記エラーが検出されたときには待機期間経過後に前記キャッシュメモリから読み出されたデータをラッチするラッチ回路（５１７）と、前記ラッチ回路によりラッチされたデータの処理を行う演算処理装置コアとを有する。 （もっと読む）

【課題】記憶装置をＨＤＤのキャッシュとして利用する場合に、アクセス性能の低下、およびキャッシュヒット率の低下を抑制すること。
【解決手段】実施形態によれば、ホストからのハードディスクドライブへのアクセス要求に対して、前記ハードディスクドライブの設定数以上の連続するセクタのデータにアクセスするかを判定する判定手段と、記憶装置を前記ハードディスクドライブのキャッシュとして用いるキャッシュ手段であって、前記設定数以上の連続するセクタのデータにアクセスすると判定された場合に前記記憶装置をキャッシュとして用いない、キャッシュ手段とを具備する。 （もっと読む）

【課題】主記憶装置の使用量を削減する。
【解決手段】メモリマネージャのメモリ管理部は、ステップＳ４１において、ROM上のページと値が合致するRAM上のページを検出した場合、ステップＳ４３において、値が合致するROM上のページを参照するように変換テーブルを更新し、ステップＳ４４において、検出したRAM上のページを破棄する。本技術は、例えば、組み込み機器に適用できる。 （もっと読む）

【課題】キャッシュメモリを実装した演算処理装置およびキャッシュメモリ制御装置において、プロセスＩＤに対応してキャッシュメモリ領域をブロック単位で任意に分割可能として、プロセッサの実効性能を向上することを可能とする。
【解決手段】各セット１０３のキャッシュブロック１０２毎に物理プロセスＩＤ（ＰＰＩＤ）が記憶されるとともに、＃１から＃ｎの各インデックス値毎に、各ＰＰＩＤ値に対するＭＡＸ ＷＡＹ数１０５が記憶される。或るインデックス値における或るＰＰＩＤ値に対応するＭＡＸ ＷＡＹ数１０５は、そのインデックス値において記憶可能なそのＰＰＩＤ値を有するキャッシュブロック１０２の最大数を示す。各インデックス値毎に、各ＰＰＩＤ値のＭＡＸ ＷＡＹ数１０５が守られるように、キャッシュミス時のウェイ数の制御が実施される。 （もっと読む）

【課題】ルータ又は共有メモリの構造を複雑にすることなく、リードアクセスレイテンシを低減する。
【解決手段】ルータ１４は、複数のコアと、複数のコアからアクセス可能なキャッシュメモリとの間で転送されるパケットの経路を管理する。ルータ１４は、解析部１４４と、パケットメモリ１４５と、制御部１４３と、を備え，解析部１４４は、パケットがリードパケット及びライトパケットの何れかを解析し、パケットメモリ１４５は、発行されたライトパケットの一部を格納可能である。制御部１４３は、解析部１４４の解析結果に基づいて、ライトパケットの場合に、パケットのキャッシュデータと、格納されるべきキャッシュアドレスとを格納し、リードパケットであり、且つ、キャッシュデータがパケットメモリ１４５に格納されている場合に、キャッシュデータをリードパケットに対するレスポンスデータとして、コアへ出力する。 （もっと読む）

【課題】プリフェッチバッファのプリフェッチサイズを動的に切り替える。
【解決手段】モード切替レジスタ２５０はプリフェッチバッファ２１０におけるプリフェッチサイズのモード切替えをプロセッサから指示する。モード切替指示検出部２２５はプリフェッチバッファ２１０におけるプリフェッチサイズのモードを切り替える指示を検出する。転送状態監視部２４２はデータ転送処理部２４１におけるデータ転送処理が実行中か否かの状態を監視する。モード切替部２２７は、モード切替指示が検出された際にデータ転送処理が実行中でなければ、すみやかにプリフェッチバッファ２１０におけるプリフェッチサイズの切替を実行する。一方、モード切替指示が検出された際にデータ転送処理が実行中である場合には、モード切替部２２７はデータ転送処理の終了を待ってプリフェッチサイズの切替を実行する。 （もっと読む）

【課題】キャッシュメモリと主記憶装置との間の負荷を軽減し、ロードバッファの解放タイミングを早める。
【解決手段】投機的に実行されるベクトルロード命令が発行された場合に、ベクトルデータのバッファ領域Ｍ２を確保するロードバッファ管理部３１と、メモリアクセスリクエストに基づいて要素データをキャッシュメモリＭ１又は主記憶装置９から読み出し、読み出した要素データをバッファ領域Ｍ２に格納させるキャッシュ処理部４と、投機的実行に成功した場合にバッファ領域の要素データをベクトルレジスタＭ３に転送してからバッファ領域Ｍ２を解放し、一方、投機的実行に失敗した場合にバッファ領域Ｍ２の要素データをベクトルレジスタＭ３に転送せずにバッファ領域Ｍ２を解放するベクトル処理部６とを備え、キャッシュ処理部４は投機的実行に失敗した場合に要素データの主記憶装置９からの読み出しを抑止する。 （もっと読む）

【課題】ラダー言語用のビット演算プロセッサを備えるプラグラマブルコントローラにおいて多発する、リードモディファイライトによるパイプライン処理の中断を防ぐ。
【解決手段】リードモディファイライトの対象データをバッファレジスタにロードするとともに対象データのアドレスをレジスタファイル１５２に保持しておくパイプラインステージＲ（リードステージ）の後ろに、ビット演算及びビットデータのマージを行うパイプラインステージＥＸ（実行ステージ）を設け、その後ろにリードステージＲにて保持したアドレスにマージ結果をストアするパイプラインステージＷ（ライトステージ）を設ける。 （もっと読む）

【課題】キャッシュメモリが無効な状態でキャッシュライン中の複数の要素データをアクセスするロード命令に関し、実行性能を向上させる。
【解決手段】
情報処理装置４００は、プロセッサ４１０、主記憶４２０、ネットワーク４３０を備え、主記憶４２０に記憶された要素データのうち、命令で指定された複数の要素データを１命令でアクセスできるメモリアクセス命令を命令セットに含む。プロセッサ４１０は、メモリアクセス命令に従って主記憶４２０にアクセスする場合に、メモリアクセス命令ごとに指定されたキャッシュラインの有効／無効と、当該キャッシュライン中における要素データの有効な数又は位置の少なくとも１つと、に基づいてアクセス対象バンクへの最適なアクセス単位を判定し、当該判定したアクセス単位でメモリアクセスリクエストを生成し、発行するメモリアクセスリクエスト生成発行手段４４０を備える。 （もっと読む）

【課題】ディスクアレイ装置に接続されるハードディスクのエラー処理が影響して，データ読出し／書き込みの応答時間が遅延することを抑止することである。
【解決手段】冗長化された記録デバイスが接続される状態において，ディスクアレイ装置から記録デバイスに対するコマンド発行時にホストコンピュータ応答用の記録デバイス処理時間を監視する事により，所定の時間を経過した場合に記録デバイスからの応答が無くてもホストコンピュータへ正常応答する事により，短時間での応答時間を実現する。 （もっと読む）

【課題】ＤＲＡＭを主記憶に使用しＬＳＩ内蔵メモリを一時記憶として使用するメモリシステムにおいて、ＤＲＡＭへの書き戻し時間を短くする。
【解決手段】内蔵メモリからＤＲＡＭへの書き戻し時に同一のＤＲＡＭページのアクセスは連続して発行されるようにアクセス順序を生成し、別のＤＲＡＭページへのアクセスは直前に書き戻しを行ったＤＲＡＭバンクと異なるバンクとなるようにアクセス順序を生成する。さらに、内蔵メモリをキャッシュとして使用し、キャッシュ内に保持されたデータの無効化を行う際に同一のＤＲＡＭページに対応するエントリは連続して無効化し、別のＤＲＡＭページに対応するエントリは直前に無効化したＤＲＡＭバンクとは異なるバンクとなるように無効化する。 （もっと読む）

【課題】データ処理の高速化を可能とすること。
【解決手段】キャッシュ制御部３２のキャッシュ判定部３３は、カウンタ部２２のカウント値ＣＴに対応するアドレスＡＤＲをキャッシュ判定する。基準値算出部４９は、アドレスＡＤＲに対するキャッシュヒットのヒット率ＨＲと、キャッシュミスのときにカウント値ＣＴに対応するアドレスＡＤＲに対するキャッシュミスのミス率ＭＲとに基づいて、カウンタ部２２がカウント値ＣＴをカウントするための基準値ｍ，ｎを変更する。 （もっと読む）

【課題】可変長命令の存在のもとで命令キャッシュアクセスを改善する。
【解決手段】可変長命令の固定数が、命令キャッシュの各ライン２００，２６０に記憶される。可変長命令Ｉ１〜Ｉ８は予め定められた境界に沿って整列される。ラインの各命令の長さ、従って命令が占めるメモリのスパンが知られていないので、次に続く命令のアドレス２４０，３００が計算され、キャッシュラインで記憶される。命令境界を確認し、命令を整列させ、次のフェッチアドレスを計算することは、キャッシュに命令を置く前にプレデコーダで行なわれる。 （もっと読む）

【課題】メモリ管理装置に設けられたバッファに読み込まれた変換テーブルを用いて、中央処理演算装置が物理メモリへ正常にアクセスできるか否かを他のプログラムを実行したままで検査する。
【解決手段】情報処理装置１０は、物理メモリのアドレスである物理アドレスと仮想メモリのアドレスである仮想アドレスとを変換するための変換テーブルに基づいて、前記仮想アドレスと前記物理アドレスとを変換するＭＭＵ２０を備えている。そして、ＲＡＭ１４には、ページテーブルを示すページテーブル情報、及びページテーブル情報に付加され、ＭＭＵ２０による仮想アドレスと物理アドレスとの変換の異常の有無を検出するための異常検出情報が記憶されている。そして、ＣＰＵ１２は、異常検出情報に基づいて、ＭＭＵ２０による仮想アドレスと物理アドレスとの変換の異常の有無を検出する。 （もっと読む）

【課題】不揮発性半導体メモリに記憶されているデータを、高速アクセス可能な記憶装置にアクセス発生前に記憶し、効率的なアクセスを実行する。
【解決手段】実施形態に係るメモリ管理装置３は、履歴管理部１６、アドレス変換テーブル１３、アドレス管理部１７、先読みデータ管理部１８を含む。履歴管理部１６は、メインメモリ４として使用される不揮発性半導体メモリ６１〜６ｋに記憶されているデータに対するアクセス履歴を管理する。アドレス変換テーブル１３は、データについての論理アドレスと物理アドレスの変換テーブルを含む。アドレス管理部１７は、アドレス変換テーブル１３の第１の論理アドレスに対するアクセスの後にアクセスされる第２の論理アドレスをアクセス履歴に基づき決定し、第２の論理アドレスに対応する第２の物理アドレスを第１の論理アドレスに対応付けてアドレス変換テーブル１３に登録する。先読みデータ管理部１８は、第２の物理アドレスに対応するデータをバッファ１１に格納する。 （もっと読む）

【課題】 管理情報を半導体記録メディアに記録する場合であっても、長期の運用に耐えることが可能なビデオサーバと、このビデオサーバで用いられる管理情報キャッシュ方法及び管理情報キャッシュプログラムとを提供する。
【解決手段】 素材データを符号化データに変換する符号化部と、前記符号化データを記録する記録部と、前記符号化部及び前記記録部を制御すると共に、前記素材データの管理情報を管理する制御部とを具備するビデオサーバにおいて、前記制御部は、メモリ、ＣＰＵ、キャッシュメモリ及び接続インタフェースを備える。ＣＰＵは、メモリに記録される操作履歴に基づいて、前記管理情報が変更される可能性が高いか否かを判断し、高いと判断した場合、キャッシュメモリに管理情報を一時的に記録し、低いと判断した場合、管理情報を接続インタフェースに接続される半導体記録メディアに書き込む。 （もっと読む）

【課題】取り外されたキャッシュ装置を再度取り付けた場合に、キャッシュ装置内のキャッシュデータを有効に用いること。
【解決手段】情報処理装置は、メモリと、取り外し要求検出手段と、設定手段と、無効化手段とを具備する。メモリには、キャッシュ装置に格納されているキャッシュデータを管理するための情報が記述されているキャッシュ管理情報が格納される。取り外し要求検出手段は、キャッシュ装置の取り外し要求を検出する。設定手段は、取り外し要求が検出された場合に、キャッシュとしてのキャッシュ装置の使用を中断するキャッシュ無しモードに設定する。無効化手段は、キャッシュ無しモードにおいて記憶装置に第１データを書き込む場合、キャッシュ管理情報内の第１データに対応する第１キャッシュデータに係わる情報を無効化する。 （もっと読む）

【課題】クリティカルワードファースト（ＣＷＦ）非対応バスに接続されたユニットからＣＷＦ対応バスに接続されたユニットにデータが転送される場合のＣＷＦ対応バスに接続されたユニットの処理効率を改善する。
【解決手段】キャッシュユニット１０は、２次キャッシュＬ２と、第１ラインサイズを有する１次キャッシュの第１リフィル要求のバースト転送の先頭アドレスが２次キャッシュＬ２に存在していない場合に、第１リフィル要求のバースト長を変更することにより、第１リフィル要求を、バースト転送の先頭アドレスが処理対象となる処理データのアドレスでありバースト長が第１ラインサイズ未満である第２リフィル要求に変換する要求変換部１４２と、第２リフィル要求を主記憶装置に転送し、第２リフィル要求に対応する処理データを主記憶装置から受け取り、受け取った処理データを１次キャッシュに転送する非キャッシュ制御部１６を備える。 （もっと読む）

【課題】ストレージ装置の性能を低下させずにリビルド処理の高速化を図るとともに、リビルド処理中の突発的な障害の発生にも対応すること。
【解決手段】ストレージ装置２は、ライトキャッシュを有する複数の磁気ディスク装置２１、２２、２３と、データを冗長的に記憶するプロセッサ部１１と、リビルド処理を行うリビルド実行制御部１３と、リビルド処理時にリビルドしたデータを記憶する記憶装置のライトキャッシュを有効にするライトキャッシュ制御部１５と、リビルド処理の進捗情報を管理する、不揮発性メモリを用いて構成されるリビルド進捗管理部１４とを備える。リビルド処理中に電源断となった後電源が再投入された場合、リビルド実行制御部１３は、進捗管理部で管理されるリビルド処理の進捗情報に基づいて、最後に書き込んだリビルドされたデータのアドレスからライトキャッシュの容量相当分前のアドレスを算出し、当該算出したアドレスからリビルド処理を再開する。 （もっと読む）

【課題】ロード命令とストア命令が競合した場合に、データの整合性を保つことができ、かつ、処理レイテンシを低減することができるキャッシュ制御装置及びキャッシュ制御方法を提供すること。
【解決手段】本発明にかかるキャッシュ制御装置５は、メモリ２に格納されるデータを、メモリ２と上位装置との間でキャッシュするキャッシュ制御装置５である。データが格納されるデータ格納部５１と、データ格納部５１に対してリフィルを実行中に、上位装置からデータ格納部５１にデータがストアされたか否かを示すストア情報が格納されるストア情報格納部５２と、リフィルによるデータがメモリ２から出力されたときに、ストア情報格納部５２に格納されたストア情報がデータがストアされたことを示す場合、メモリ２から出力されたデータを、上位装置に直接出力するリプライ制御部５３と、を備える。 （もっと読む）