【課題】ネットワーク透過な単一レベル記憶を実現すること。
【解決手段】本発明の一つの実施形態によれば、情報処理装置は、第１メモリと、第２メモリと、仮想アドレス空間の少なくとも一部の仮想アドレスと前記第１メモリの物理アドレスとの対応関係を管理する変換情報を参照して、前記第１メモリにアクセスする制御部と、を備える。前記仮想アドレス空間には、他の情報処理装置に格納されたデータも割り当てられる。前記制御部は、アクセス対象データが前記他の情報処理装置に格納され手いる状態でページフォールトが発生した場合、前記他の情報処理装置に格納された前記アクセス対象データを前記第１メモリに格納するとともに、前記アクセス対象データに対応する仮想アドレスと前記第１メモリの物理アドレスの対応関係を前記変換情報に登録する。 （もっと読む）

【課題】コンピューティング・システムおよびマイクロプロセッサ内の電力管理分野に関するプロセッサ、システム、および、方法を提供する。
【解決手段】低電力モード中にキャッシュされた情報を保持するための技術である。プロセッサ１００のローカル・キャッシュ１０７，１１３に格納された情報は、プロセッサが低電力モードに置かれる前に共有キャッシュ１１５に保存されるので、他のプロセッサは、低電力モードのプロセッサを、そのローカル・キャッシュへのアクセスを提供するように低電力モードから復帰させる代わりに、共有キャッシュからの情報にアクセスする。 （もっと読む）

【課題】修正、排他的、共有、無効、及びフォワード（MESIF）の5つの状態を有するキャッシュ・コヒーレント・プロトコルを提供する。
【解決手段】MESIFキャッシュ・コヒーレント・プロトコルは、更なる複製を行い得る、データの単一複製を指定するフォワード（F）状態を含む。F状態におけるキャッシュ・ラインは、キャッシュ・ラインの複製の要求に応答するのに用いられる。一実施例では、新たに作成される複製がF状態に置かれ、先行してF状態にあったキャッシュ・ラインは共有（S）状態又は無効（I）状態に置かれる。よって、キャッシュ・ラインが共有されている場合、1つの共有複製はF状態にあり、キャッシュ・ラインの残りの複製はS状態にある。 （もっと読む）

【課題】マルチプロセッサコンピュータシステにおいて効率的なキャッシュの再利用を図る。
【解決手段】コンピュータシステム１００においてタスクを実行すべく複数のスレッドからスレッドを決定する方法が開示される。複数のスレッドは、コンピュータシステムのキャッシュメモリと関連付けられた少なくとも１つのサブセットにグループ化される。タスクは、命令の集合により決定された型を有する。方法は、複数のスレッドのサブセットの実行履歴を取得し、命令の集合及びデータの集合毎にタスク型に依存する重み付けを決定する。次に、実行履歴及び決定された重み付けに基づいてタスクを実行するスレッドのサブセットの適合性が決定される。決定されたスレッドのサブセットの適合性を条件として、スレッドのサブセットと関連付けられたキャッシュメモリの内容を使用してタスクを実行すべくスレッドのサブセットからスレッドを決定する方法が開示される。 （もっと読む）

【課題】並列プロセッサに対して、並列演算に伴う複数のメモリ間でのデータ移動について、ユーザコードの開発者の負担を減らすと共に、ユーザコードの可搬性を高める。
【解決手段】属性群格納部１３２は、各データブロックに対して夫々設定された属性群を取得して保持する。シナリオ決定部１３４は、これらの属性群と、並列プロセッサである演算ユニット１４０の構成を示す構成パラメータとに基づいて、最下位階層のメモリと、他の階層のメモリとの間での各データブロックの転送方式を決定し、決定した転送方式に応じて各データブロックの転送、及び該転送に対応する並列演算の制御を行う。属性群は、転送方式を決定するために必要である一方、並列プロセッサの構成に依存しない属性を１つ以上含む。ライトブロックの属性群は、該ライトブロックが既に他の階層のメモリに存在し、かつ、前記最下位階層のメモリに転送されると仮定して設定されたものである。 （もっと読む）

【課題】複数のメモリ共有デバイス間の効率的なキャッシュコヒーレンスのための、システム、方法、およびデバイスを提供する。
【解決手段】ブロック追跡エントリ（ＢＴＥ）のテーブル５６は、メモリ１４のブロックの１つ以上のキャッシュラインのグループが、別のメモリ共有デバイス１２Ａおよび１２Ｂによって潜在的に使用されている可能性があるかどうかを示すことができる。メモリ共有デバイス１２は、それぞれがいくつかのキャッシュステータスエントリを有するＢＴＥのテーブル５６を利用することができる。キャッシュステータスエントリが、１つまたは複数のキャッシュラインのグループのいずれも、別のメモリ共有デバイス１２によって到底使用されている可能性がないことを示すとき、キャッシュコヒーレンスを危うくすることなく、そのグループのあらゆるキャッシュラインのためのスヌープ要求を抑制することができる。 （もっと読む）

【課題】キャッシュの一貫性をソフトウェアで維持することができるクラスタ型のマルチコアプロセッサシステムを得ること。
【解決手段】メモリ領域は、１次キャッシュおよび２次キャッシュをともに使用する第１のアクセスによる読み書きが許可され、１つのタスクに独占的な使用権が与えられている第１の状態と、２次キャッシュのみ使用する第２のアクセスによる読み書きが許可され、１つのプロセスに独占的な使用権が与えられている第２の状態と、キャッシュを使用しない第３のアクセスによる読み書きが許可され、全てのプロセスに使用権が与えられている第３の状態とを容認する。カーネル部は、第１の状態から第２の状態に遷移させるとき、１次キャッシュを２次キャッシュにライトバックし、第２の状態から第３の状態に遷移させるとき、２次キャッシュをメモリ領域にライトバックする。 （もっと読む）

【課題】 データ処理の領域を分割して複数のプロセッサに並列処理させる際に、分割の最小単位を小さくする。
【解決手段】 データ処理装置が、第一のデータ処理を複数のプロセッサに並列処理させ、並列処理されたデータを記憶部に格納する際に、複数のプロセッサのデータキャッシュのサイズに基づいて記憶部のアドレスを変換して格納する。そして、記憶部に格納されたデータを読み出し、読み出したデータに対して第二のデータ処理を行う。 （もっと読む）

【課題】１つ以上のマルチプロセッサまたはマルチプロセッサコアにより実行されている２つ以上の命令スレッド間の同期通信を管理する。
【解決手段】他のスレッドがそれらのメモリ位置に格納している値を修正した場合に通知されるべき一組のメモリ位置を識別するための機構をスレッドに提供する。通知は、マイクロプロセッサ１０１内のユーザレベル割込み／例外機構によりなされるか、または、コンピュータシステム内のいくらかの他のロジックまたはソフトウェアによりなされてよい。スレッド間同期通信は、１つ以上の他のスレッドによりアクセスされるキャッシュラインに関連する特定のキャッシュコヒーレンシーイベントをスレッドが通知されるようにすることにより実現する。 （もっと読む）

【課題】ストアイン方式のメモリシステムにおいて、アクセス頻度が高いアドレスのリプレース頻度を減らし、メモリシステムの性能悪化を軽減することができるメモリシステムを提供すること
【解決手段】本発明のメモリシステムは、１ｓｔキャッシュメモリ１０と１ｓｔキャッシュメモリ１０に優先してプロセッサからアクセスされる１ｓｔキャッシュメモリ２０と、１ｓｔキャッシュメモリ１０においてキャッシュデータのリプレースを行う場合に、１ｓｔキャッシュメモリ１０に格納されているキャッシュデータのうち、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定し、１ｓｔキャッシュメモリ２０に格納されているキャッシュデータのうちリプレース対象のキャッシュデータと同一のキャッシュデータを無効化するリプレース部４と、を備える。 （もっと読む）

【課題】ハーバードアーキテクチャを採用している処理プロセッサにおいて、命令フェッチを行わなければ命令キャッシュに命令を格納しておくことができなかった。
【解決手段】本発明にかかるプロセッサは、命令を一時記憶する第１の記憶手段と、命令及びデータを一時記憶する第２の記憶手段と、前記第２の記憶手段に一時記憶されている命令を前記第１の記憶手段に転送する転送手段と、第３の記憶手段に格納されている命令を前記第２の記憶手段に読み込む第１の制御と前記転送手段に対して前記第２の記録手段へ読み込まれた命令を前記第１の記憶手段に対して転送させる第２の制御とを行う制御手段と、を具備する。本発明の構成によれば、命令フェッチを行うことなく、命令を一旦データキャッシュに読み込んだ後に転送することで命令キャッシュに格納することができる。 （もっと読む）

【課題】アドレス競合処理時の性能を向上させること。
【解決手段】マルチプロセッサシステム２は、それぞれプロセッサ（７０１，７０２，８０１，８０２，９０１，９０２）を有する複数のノード（７００，８００，９００）、を備え、自ノード７００は、複数のノード（７００，８００，９００）で共有されるメモリ７４０と、複数のノード（７００，８００，９００）のうち他ノード（８００，９００）から発行されるリクエストを処理し、メモリ７４０のアドレスが指定された第１のリクエストの処理中に当該アドレスと一致するアドレスが指定された第２のリクエストを受信した場合、第１のリクエストの処理を完了するまで第２のリクエストを保持し、第１のリクエストの処理を完了した後に保持した第２のリクエストを続けて処理する制御部７５０と、を備える。 （もっと読む）

【課題】デジタルシステムにおけるパワー管理、パワー消費を少なくさせる。
【解決手段】一実施例において、制御回路は、回路ブロックのオペレーションを再初期化するために、パワーダウンされた後にパワーアップされる回路ブロックにオペレーションを送信するよう構成される。オペレーションはメモリ（例えば、レジスタの組）に記憶され、制御回路はメモリに結合する。一実施例において、制御回路は、回路ブロックがパワーダウンされる前にメモリから回路ブロックに他のオペレーションを送信するよう構成される。したがって、システム内のプロセッサがパワーダウンされるとき（したがって、ソフトウェアはその時に実行されない）の間であっても、パワーアップ/ダウンイベントのためにプロセッサを起動させることなく、回路ブロックをパワーアップ又はパワーダウンされる。一実施例において、回路ブロックは１以上のプロセッサに結合されるキャッシュである。 （もっと読む）

【課題】順序が狂って生じるライトバックに対処するための相互接続回路を提供する。
【解決手段】相互接続回路５０は、トランザクション要求を受信するための、複数の入力ポート４０，４２と、トランザクション要求を出力するための、出力ポート４８と、複数の入力と少なくとも１つの出力との間でトランザクション要求を伝送するための、複数の経路と、データ処理装置５によって処理されるデータ項目のコヒーレンスを維持するために、同一データ記憶位置へのトランザクション要求のうちの少なくともいくつかが、相互接続回路５０を通過する順序を維持するための、コヒーレンス制御回路５５と、を備え、相互接続回路５０は、コヒーレンス制御回路５５を経由するトランザクション要求とは無関係に、ライトバックトランザクション要求が進行するように、コヒーレンス制御回路５５でライトバックトランザクション要求を制御しないように構成される。 （もっと読む）

【課題】プロセッサの処理速度を向上する技術を提供する。
【解決手段】プログラム実行装置は、プロセッサの処理速度を向上させるように、スレッドを固定的に特定のコア（占有コア）に割り当てて実行させる独立化処理を決定する解析部を備え、解析部は、ステップＳ４０３において、キャッシュヒット係数Ｐを算出して、閾値と比較し、独立化処理の候補を絞る。ステップＳ４０６では、独立化判定値Ｆを算出して、閾値と比較し、候補の中から独立化処理を確定する。ステップＳ４１１では、スループット係数ＴＨを算出して、コア占有処理の方が通常処理よりスループット係数ＴＨが大きい場合に、コア占有処理を実行させるためのコア割当情報を作成し、そのコア割当情報に基づいて、コア割当処理（高速処理）を実行する。 （もっと読む）

【課題】２個のプロセッサに、より高速に連携した処理を行わせることが可能な共有キャッシュメモリ装置を提供する。
【解決手段】共有キャッシュメモリ装置を、第１プロセッサが生成して第２プロセッサが利用するデータを記憶するための幾つかの監視対象記憶領域をデータメモリ部３３に確保する機能、管理対象記憶領域毎に第１プロセッサによるデータの書き込みが行われたか否かを管理する機能、データの書き込みが完了していない監視対象記憶領域上のデータを要求するリード要求を受信したときに、その監視対象記憶領域へのデータの書き込みが第１プロセッサにより行われるのを待機してから、当該リード要求に応答する機能を有する装置として構成しておく。 （もっと読む）

【課題】プロセッサと組み合わせて使用した時に、プロセッサによるバスアクセス回数を低減して、バスアクセスにかかるオーバーヘッドを削減できるキャッシュメモリの実現。
【解決手段】データ格納部21と、データ転送装置14によりまとめて転送されるライトデータを書き込むライト部22,24と、プロセッサ11からのリードアクセスに対してデータを読み出すリード部23,25と、転送される予定のライトデータの転送終了アドレスおよび実際に転送が行われたアドレスの先頭位置を保持するレジスタ26,28,31と、を備え、リード部は、先頭位置と先頭位置からリードデータがデータ格納部に記憶されている場合には読み出しを行い、転送終了アドレスと先頭位置との間の場合には対象データがデータ格納部に書き込まれるまで待機し、それ以外の場合は、ＭＩＳＳを通知するキャッシュメモリ。 （もっと読む）

【課題】メインメモリに記憶されるデータを使用するソフトウェアを実行するように設定された、多重のプロセシングコアを含むマルチプロセッサシステムにおける共用資源の効率的使用のための方法及びシステムを提供する。
【解決手段】マルチプロセッサシステム１０は、プロセッサコア２００と外部メモリ５００間を接続し、多重のプロセッサコア２００による使用のため、データを外部メモリ５００から事前に取得するように設定された、データストリーミングユニット２０００を含む。マルチプロセッサシステム１０は、プロセッサコア２００に接続し、そして、多重のプロセッサコア２００のために、２つ以上のプロセッサコア２００に同時に１つの所与のデータアイテムにアクセスさせる、ソフトウェアの選択された部分を実行するように設定される、スクラッチパッドプロセスユニット１０００を含む。 （もっと読む）

【課題】キャッシュを利用するアクセスのみ許されるメモリ領域にかかるキャッシュの一貫性をソフトウェアで維持する。
【解決手段】状態管理部は、第１メモリ領域のうちの自マルチコアプロセッサに割り当てられている領域を、プロセッサコアに割り当てられていない第１の状態と、プロセッサコアのうちの１つに割り当てられ、読み出しおよび書き込みが実行される第２の状態と、１つ以上のプロセッサコアに割り当てられ、読み出しおよび書き込みが禁止されている第３の状態と、に分類し、前記夫々の状態間の遷移を実行する。キャッシュ／メモリ管理部は、前記状態管理部が前記第２の状態から前記第３の状態に遷移させる際、対応するキャッシュをライトバックする。 （もっと読む）

【課題】処理時間の短縮及び消費電力の低減が可能な共有メモリシステムを提供すること。
【解決手段】共有メモリシステムは、アクセス監視機構１１２に対し、動画属性用のクラスタをクラスタメモリ１、２とする定義を行う。アクセス監視機構１１２は、ＤＳＰ（２）１０４が画像の属性情報を付加してメモリアクセスを行うと、クラスタメモリ１、２に対してアクセス許可を示す制御情報１３１をクラスタメモリ空間選択装置１１９に出力する。クラスタメモリ空間選択装置１１９は、制御情報１３１に従って、ＤＳＰ（２）１０４からのアクセスをクラスタメモリ１もしくは２に振り分ける。ＧＰＵ１０５からのアクセスも同様である。複数のクラスタ１１１に分割された共有メモリ１１０を複数のマスタが共有することで、キャッシュメモリのコヒーレンシを保つ。 （もっと読む）