【課題】キャッシュデータを効率的にメインメモリへライトバックすることができるキャッシュ装置、メモリシステム及びデータ転送方法を提供すること
【解決手段】本発明にかかるキャッシュ装置は、複数のキャッシュデータが、メインメモリ８０に格納されている複数のデータと一致しているか否かを判定するライトバック制御部６０と、複数のキャッシュデータのうち、不一致と判定されたキャッシュデータであって、メインメモリ８０において連続するアドレスへ書き込まれる複数のキャッシュデータを格納するデータバッファ部１３と、データバッファ部１３へ格納されたキャッシュデータを一括してメインメモリ８０へ書き込むメモリライト部１４と、を備えるものである。 （もっと読む）

【課題】イニシエータデバイスではなく、コヒーレンシコントローラでデータハザードを管理する、データ処理システムを提供する。
【解決手段】２つの部分形式で書き込みリクエストを処理する。同じアドレスに対し同時保留の読み出しおよび書き込みが存在する時、書き込みの第１の部分に応答しないことでコヒーレンシコントローラにより延期され、イニシエータデバイス１０は、書き込みが保留中に関係なく、書き込みのアドレスに受信されたいずれのスヌープリクエストも処理するように進行する。保留中の読み出しが完了すると、コヒーレンシコントローラは、書き込みの第１の部分に応答し、イニシエータデバイスは、データおよびスヌープ後のデータの状態のインジケータを送信することによって、書き込みを完了する。コヒーレンシコントローラは、必要に応じてメモリを更新するためにこの情報を使用して潜在的なデータハザードも回避することができる。 （もっと読む）

【課題】 データ供給装置において、受信の際に必要となる記憶領域（受信領域）が大きい。またノンブロッキング動作のときに受信領域からデータを保持する記憶領域への転送が必要となる。データを保持する記憶領域（データ領域）と受信領域とを一体化し、受信領域からデータ領域への転送をなくし、装置全体の回路規模を抑制するための技術を提供する。
【解決手段】 フェッチ手段に備えられたデータを保持する記憶領域の一部に受信領域を割り当て、プリフェッチ手段の出力する情報に従い、受信領域の割り当てを更新してデータを取得しフェッチ手段からデータを供給する。 （もっと読む）

【課題】
実施形態は、複数のバッファ部それぞれに保持されたデータを交換可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムは、データを保持可能なページバッファを含むＮＡＮＤ型フラッシュメモリと、前記ＮＡＮＤ型フラッシュメモリとデータバスを介して電気的に接続された複数の記憶部と、前記ＮＡＮＤ型フラッシュメモリ、前記複数の記憶部を制御する制御部とを備え、前記データバスの幅は、前記データの容量よりも小さく、前記制御部は、前記ＮＡＮＤ型フラッシュメモリに書き込み又は読み出しを行うとき、前記ページバッファに保持するデータと前記複数の記憶部のうち１の記憶部に保持するータとを交換することを特徴とする。 （もっと読む）

【課題】異常画像を発生させることなく、プリフェッチの読み出し時間を短縮することができる半導体集積回路及び情報記憶方法を提供すること。
【解決手段】メモリアービタ１５にメモリアクセス要求を発行する周辺回路１４の有無を監視するアービタアクセス監視手段３５と、周辺回路１４がメモリアービタ１５にメモリアクセス要求を発行してない場合に、メモリアービタにメモリアクセス要求を発行し、命令又はデータをバーストリードするバーストリード手段３７と、メモリ２３からバーストリードされた命令又はデータをメモリアービタよりもＣＰＵ側で記憶するバッファ手段３３，３４と、命令のアドレスをデコードするアドレスデコード手段３１と、命令又はデータが前記バッファ手段に記憶されているか否かを判定するアドレス判別手段３２と、命令又はデータが前記バッファ手段に記憶されている場合は、バッファ手段に記憶されている命令又はデータをＣＰＵに供給する、ことを特徴とする。 （もっと読む）

信号処理システム（１００）は、少なくとも１つのマスタ・デバイス（１１０、１１５）と、少なくとも１つのメモリ素子（１６０）とを備え、さらに、少なくとも１つのマスタ・デバイス（１１０、１１５）から少なくとも１つのメモリ素子（１６０）へのメモリアクセス要求に応じて、少なくとも１つのメモリ素子（１６０）からのプリフェッチを実行するように構成されたプリフェッチ・モジュール（１４２）を備える。プリフェッチ・モジュール（１４２）は、少なくとも１つのマスタ・デバイス（１１０、１１５）からメモリアクセス要求を受信すると、メモリアクセス要求が関連するアドレスに少なくとも部分的に基づいて、そのメモリアクセス要求に関連する命令情報およびデータ情報の少なくとも一方のプリフェッチの許可を設定するように構成されている。
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【課題】複数の１次キャッシュ間におけるデータ転送を効率よく行なうことができるデータ処理装置を提供する。
【解決手段】本発明のデータ処理装置１は、複数の演算器１１、２１、３２、４１と、複数の１次キャッシュ１２、２２、３２、４２と、２次キャッシュ５０と、順次連続的に接続された複数のバッファキャッシュ１３、２３、３３、４３とを備えている。第１段目のバッファキャッシュ１３には２次キャッシュ５０からデータが転送されており、複数のバッファキャッシュ１３、２３、３３、４３は、各バッファキャッシュ１３、２３、３３、４３のデータの一部を後段側に順次転送すると共に、各バッファキャッシュ１３、２３、３３、４３のデータの一部を各バッファキャッシュ１３、２３、３３、４３に対応する１次キャッシュ１２、２２、３２、４２に転送する。 （もっと読む）

【課題】演算装置よって処理されるマルチチャネルのオーディオデータが格納されている外部メモリと演算装置との間にキャッシュメモリシステムを配置する場合、キャッシュメモリと外部メモリとの間のデータ転送効率の悪化を抑制する。
【解決手段】オーディオデータ転送装置４０は、バッファメモリ４５及び先読み部４４を有する。先読み部４４は、外部メモリ１に格納されているｎ個のチャネル（ただし、ｎは２以上の整数）のオーディオデータのうち少なくとも一部をバッファメモリ４５へ転送する処理を制御する。さらに、先読み部４４は、ｎ個のチャネルのオーディオデータのうち演算装置３０によって処理されるｍ個のチャネル（ただし、ｍは１以上、ｎ以下の整数）に応じて、ｍ個のチャネルのオーディオデータを外部メモリ１とバッファメモリ４５の間で転送する際のデータ転送サイズを調整する。 （もっと読む）

【課題】キャッシュのウェイを制限するかどうかをＨ／Ｗ側で判断することにより、Ｓ／Ｗ作成の負荷を軽減するキャッシュ記憶装置を提供する。
【解決手段】キャッシュ記憶装置１００は、ウェイ制限開始アドレスレジスタ１９とウェイ制限終了アドレスレジスタ２０とからなるアドレス範囲格納部１１０と、ウェイ制限判定部２１、置換ウェイ制御部１７等を備えている。アドレス範囲格納部１１０は、所定のアドレスの範囲を示すアドレス範囲情報を格納する。ウェイ制限判定部２１は、キャッシュ対象のキャッシュ対象データを格納するときに、キャッシュ対象データの持つアドレスがアドレス範囲格納部１１０のアドレス範囲情報の示す範囲内かどうかを判定する。置換ウェイ制御部１７は、アドレス範囲に含まれると判定された場合には、ウェイ０、１のうち、最も過去に置換されたウェイを前記キャッシュ対象データを格納するウェイとして選択する。 （もっと読む）

【課題】ホスト装置に対するコマンド処理応答を規定時間内に収めること。
【解決手段】ホスト装置に対しセクタ単位で読み出し／書き込みが行われるＷＣ２１と、ページ単位で読み出し／書き込みが行われるＦＳ１２と、トラック単位で読み出し／書き込みが行われるＭＳ１１と、ＦＳ１２の入力バッファとして機能するＦＳＩＢ１２ａと、ＭＳ１１の入力バッファとして機能するＭＳＩＢ１１ａと、が備えられるとともに、ＦＳＩＢ１２ａには、ＷＣ２１の記憶容量以上の容量を有し、ＷＣ２１に書込まれたデータを格納するＦＳＢＢ１２ａｃが設けられる。上記各記憶部を管理するデータ管理部１２０は、各記憶部間で行われる処理の一つが所定時間を超えると判断した場合に、当該所定時間を超えると判断した処理を中断し、ＷＣ２１に書込まれているデータをＦＳＢＢ１２ａｃに退避するよう制御する。 （もっと読む）

【課題】キャッシュメモリからフラッシュメモリへのデータ追い出しの処理時間を短縮化すること。
【解決手段】第２の記憶部の入力バッファとして機能する第１の入力バッファと、第３の記憶部の入力バッファとして機能する第２の入力バッファとを備え、コントローラは、第１の記憶部に書き込まれた複数のデータを第１、第２の入力バッファに追い出すキャッシュ追い出し処理と、第１、第２の入力バッファに書き込まれた複数のデータを、第２、第３の記憶部にそれぞれ追い出し、第２の記憶部に書き込まれた複数のデータを第２の入力バッファに追い出す追い出し処理および第３の記憶部内における第３の単位内の有効なデータを第４の単位で複数選択して第３の記憶部内の新たな第３の単位内に書き直すコンパクション処理を含むバッファ追い出し処理とに書き込みステージを分離する。 （もっと読む）

【課題】本発明は、命令キャッシュメモリからフェッチした、リピートブロック（反復実行する命令コード群）を含む命令コードを実行するマイクロプロセッサにおいて、プログラム中のリピートブロックを実行する場合に余計な電力の消費を抑制できるようにする。
【解決手段】たとえば、プログラム中のリピートブロックの実行時、リピートブロックの最初の反復により、リピートブロックの先頭にプログラム実行が戻るタイミングから、リピートバッファ１４上にリピートブロックの先頭からの命令コードの格納を開始する。リピートバッファ１４への命令コードの格納を終了した後は、リピートブロックの反復により、リピートブロックの先頭にプログラム実行が戻るたびに、命令フェッチユニット１８にリピートバッファ１４から命令コードを供給する構成とされている。 （もっと読む）

【課題】容易且つ迅速にオリジナルデータを管理する論理ボリュームのデータを回復することのできる技術を提供する。
【解決手段】Ｐ−Ｖｏｌ１０ｐのＬＵ＃と、Ｓ−Ｖｏｌ１０ｓのＬＵ＃とを対応付けて記憶するＬＵ管理テーブル６１を備え、ＣＰＵ５３が、磁気テープ７４へのデータの退避元のＳ−Ｖｏｌ１０ｓのＬＵ＃を特定し、特定したＬＵ＃に対応付けられたＰ−Ｖｏｌ１０ｐのＬＵ＃をＬＵ管理テーブル６１から取得し、磁気テープドライブ７１により、データを格納した磁気テープ７４から、退避されたデータを読み出させ、取得したＬＵ＃のＰ−Ｖｏｌ１０ｐに、磁気テープ７４から読み出したデータを格納させる。これにより、容易且つ適切にＰ−Ｖｏｌ１０ｐにデータをリストアすることができる。 （もっと読む）

【課題】ハードウエア機能への依存を抑制した情報再生処理装置および情報再生処理方法を提供する。
【解決手段】データが一時保存される第１メモリ１４と、第１メモリ１４から供給されたデータを復号化する復号化手段１６と、復号化手段１６による復号後のデータを一時保存する第２メモリ１８と、復号化手段１６から供給されたデータをデコードする第１および第２デコーダ２０、２２と、第１デコーダ２０あるいは第２デコーダ２２によるデコード後のデータを一時保存する第３メモリ２４と、第２メモリ２８あるいは第３メモリ２４のメモリ領域が再生処理に十分であるか否かを判断する判断手段Ｄと、判断手段Ｄによって第２メモリ１６あるいは第３メモリのメモリ領域２４が十分であると判断された際に情報再生処理を並列処理とし、第２メモリ１８あるいは第３メモリ２４のメモリ領域が十分ではないと判断された際に情報再生処理を直列処理とする切替手段ＳＷを有する。 （もっと読む）

【課題】未実行の命令と実行済みの命令の両方についてキャッシュヒットが可能なマイクロプロセッサを提供する。
【解決手段】プリフェッチバッファ６は、ＳＤＲＡＭ２からプリフェッチした命令を格納する。バッファ制御部１６は、書込みアドレスを表わす第１のレジスタ１０内のトップホインタ、読出しアドレスを表わす第２のレジスタ１２内のリードホインタおよび最も古い有効な命令の格納アドレスを表わす第３のレジスタ１４内のボトムホインタに基づいて、分岐先の命令がプリフェッチバッファ６内に存在するか否かを判定し、分岐先の命令が存在するときには、リードホインタの値を分岐先の命令のアドレスを指定するように変更し、分岐先の命令が存在しないときには、トップホインタ、リードホインタ、ボトムホインタの値を初期値にリセットするとともに、分岐先の命令をプリフェッチバッファ６にプリフェッチさせる。 （もっと読む）

【課題】キャッシュ・メモリの容量を削減すると共に、ＣＰＵの性能低下を防ぐ。
【解決手段】前回のリード・アドレスと連続しない非順次アドレスへのリードである非順次リードがあったときに、第１のキャッシュ・メモリ回路２７０により該非順次アドレス、および該非順次アドレスに続くｎ個（ｎ：１以上の整数）のアドレスのデータを順次キャッシングすると共に、キャッシングしたｎ個のアドレスのデータを第２のキャッシュンメモリ回路２８０に保存する。その後、次の非順次リードがなされるまで、第１のキャッシュ・メモリ回路２７０を介さずに、ｎ個のアドレスの末尾のアドレスに続くアドレスのデータをメモリから第２のキャッシュ・メモリ回路２８０に順次読み出して保存する。非順次リードに続く各順次リードに対して、第２のキャッシュ・メモリ回路２８０から該順次リードのリード・アドレスのデータを出力する。 （もっと読む）

【課題】プロセッサ−メモリ間のデータ転送遅延を抑制し、処理の迅速化を図る。
【解決手段】ベクトルプロセッサ３_１、３_２、…、３_ｎとメモリ制御部４_１、４_２、…、４_ｍとを備えるベクトル処理装置であって、ベクトルプロセッサ３_１、３_２、…、３_ｎは、命令種別と、ベースアドレス、ディスタンス、及び要素数からなる命令内容とに基づいて、メモリアクセスに関する制御情報を生成するメモリアクセス制御部（制御情報生成回路９）３３とを有してなるとともに、生成された前記制御情報に基づいて、キャッシュ登録有無、又は／及び登録サイズを切り替えるポートキャッシュ３６とを有すると共に、前記メモリ制御部４_１、４_２、…、４_ｍは、生成された前記制御情報に基づいて、キャッシュ登録有無、又は／及び登録サイズを切り替えるバンクキャッシュ４４と、メモリアクセス単位を切り替えるメモリバンク４４とを備えている。 （もっと読む）

【課題】メモリ装置用のプリフェッチ機能の可能化及び不能化のうち何れか一方を動的に選択するためのシステム及び方法を提供する。
【解決手段】
ハブ装置は、入力コマンド・ストリーム・インタフェース及び適応的プリフェッチ論理装置（ＡＰＬＵ）を含む。前記入力コマンド・ストリーム・インタフェースは、前記ハブ装置に接続された１つ以上のメモリ装置に向けられる、メモリ・コントローラからのコマンドを検出する。前記ＡＰＬＵは、前記メモリ装置に対するアクセス・パターンを決定するためにこれらのコマンドを独立的に分析するとともに、かかる分析の結果に基づいて、前記メモリ装置用のプリフェッチ機能の可能化及び不能化のうち何れか一方を動的に選択する。 （もっと読む）

【課題】バッファーメモリの使用効率およびアクセス速度を出来るだけ落とさずに、最適なＥＣＣ制御を行う。
【解決手段】情報処理装置１は、データおよび当該データを訂正するためのＥＣＣを格納するバッファーメモリ５と、バッファーメモリから転送されるデータおよびＥＣＣを取り込んで、データおよびＥＣＣを格納するキャッシュメモリ２０と、バッファーメモリからキャッシュメモリにデータおよびＥＣＣが転送される場合に、データをＥＣＣを用いて訂正するＥＣＣ処理部２８と、キャッシュメモリに格納されたデータを利用して処理を行うプロセッサ１２と、を有するＥＣＣ制御装置１０を備える。 （もっと読む）

【課題】情報処理装置からＨＤＤ等のストレージ装置に対するデータ記録処理動作における消費電力及び所要時間の削減を実現できる技術を提供する。
【解決手段】情報処理装置（ホスト）からストレージドライブ（ＳＤ）であるＨＤＤのディスクに対するデータ記録処理において、そのＤＭＡ転送を、ＳＤのメモリ上に用意したライトバッファ（ＷＢ）を境にパイプライン化し、この動作のためのコマンドをＳＤに追加した構成である。ＨＤＣ（コントローラ）は、情報処理装置のＣＰＵからのコマンドを解釈し、主記憶に対するＤＭＡリードを試みてＷＢに蓄積し、蓄積した一定量のデータを駆動部のディスクに一気に書き込む。直後、ＨＤＣは、ファイル管理情報をディスクのＦＡＴ領域に書き込んで、自発的にアクティブ状態からスタンバイ状態に遷移させることにより節電する。 （もっと読む）