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Fターム[5B005PP26]の内容

階層構造のメモリシステム (9,317) | 一致制御 (671) | バススヌーピング (99)

Fターム[5B005PP26]に分類される特許

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【課題】コンピューティング・システムおよびマイクロプロセッサ内の電力管理分野に関するプロセッサ、システム、および、方法を提供する。
【解決手段】低電力モード中にキャッシュされた情報を保持するための技術である。プロセッサ100のローカル・キャッシュ107,113に格納された情報は、プロセッサが低電力モードに置かれる前に共有キャッシュ115に保存されるので、他のプロセッサは、低電力モードのプロセッサを、そのローカル・キャッシュへのアクセスを提供するように低電力モードから復帰させる代わりに、共有キャッシュからの情報にアクセスする。 (もっと読む)


【課題】修正、排他的、共有、無効、及びフォワード(MESIF)の5つの状態を有するキャッシュ・コヒーレント・プロトコルを提供する。
【解決手段】MESIFキャッシュ・コヒーレント・プロトコルは、更なる複製を行い得る、データの単一複製を指定するフォワード(F)状態を含む。F状態におけるキャッシュ・ラインは、キャッシュ・ラインの複製の要求に応答するのに用いられる。一実施例では、新たに作成される複製がF状態に置かれ、先行してF状態にあったキャッシュ・ラインは共有(S)状態又は無効(I)状態に置かれる。よって、キャッシュ・ラインが共有されている場合、1つの共有複製はF状態にあり、キャッシュ・ラインの残りの複製はS状態にある。 (もっと読む)


【課題】異なるキャッシュ・コヒーレンス・ドメイン内のエージェント間での情報共有を可能にする。
【解決手段】ある実施形態では、グラフィック装置が、情報を記憶または読み出しするために一つまたは複数の処理コアによって使用される一つまたは複数のキャッシュを使用しうる。前記一つまたは複数のキャッシュは、前記グラフィック装置に関するプログラミングおよびコヒーレンス規則に影響しない仕方で、一つまたは複数の処理コアによってアクセスされうる。 (もっと読む)


【課題】キャッシュメモリ階層内の一貫性を支持するためのスヌープフィルタリング回路を備えたデータ処理装置を提供する。
【解決手段】スヌープフィルタ回路は、スヌープフィルタタグ値を保存し、ローカルキャッシュメモリ内に保存されているキャッシュデータラインを追跡する。目標キャッシュデータラインについてのトランザクションが受信された場合、スヌープフィルタ回路は、目標タグ値とスヌープフィルタタグ値とを比較し、共有キャッシュ回路は、目標タグ値と共有キャッシュタグ値とを比較する。比較動作は、相互ロックされた並行パイプラインを用いて行われる。共有キャッシュ回路は、デフォルト非包括的モードで動作し、共有キャッシュメモリおよびスヌープフィルタは、共有キャッシュメモリ内のデータ保存については非包括的に挙動するが、スヌープフィルタタグ値および共有キャッシュタグ値がどちらもある場合、タグ保存について包括的に挙動する。 (もっと読む)


【課題】イニシエータデバイスではなく、コヒーレンシコントローラでデータハザードを管理する、データ処理システムを提供する。
【解決手段】2つの部分形式で書き込みリクエストを処理する。同じアドレスに対し同時保留の読み出しおよび書き込みが存在する時、書き込みの第1の部分に応答しないことでコヒーレンシコントローラにより延期され、イニシエータデバイス10は、書き込みが保留中に関係なく、書き込みのアドレスに受信されたいずれのスヌープリクエストも処理するように進行する。保留中の読み出しが完了すると、コヒーレンシコントローラは、書き込みの第1の部分に応答し、イニシエータデバイスは、データおよびスヌープ後のデータの状態のインジケータを送信することによって、書き込みを完了する。コヒーレンシコントローラは、必要に応じてメモリを更新するためにこの情報を使用して潜在的なデータハザードも回避することができる。 (もっと読む)


【課題】データ共有の効率性とキャッシュ記憶容量の使用との間でバランスのとれた共有キャッシュメモリの制御が可能なデータ処理装置を提供する。
【解決手段】データ処理システムは、複数のローカルキャッシュメモリと、共有キャッシュメモリとを有する、キャッシュ階層を含む。キャッシュライン毎に共有キャッシュメモリ内に記憶された状態データは、データのキャッシュラインがキャッシュメモリシステムの非包括的動作または包括的動作にしたがって記憶または管理されているかどうかを制御するために用いられる。スヌープトランザクションは、データのキャッシュラインが一意的であるかまたは非一意的であるかどうかを示すデータに基づいてフィルタリングされる。非包括的動作から包括的動作への切り換えは、データのキャッシュラインを要求する、受け取られたトランザクションのトランザクション種別に応じて、実行されてもよい。 (もっと読む)


【課題】複数のメモリ共有デバイス間の効率的なキャッシュコヒーレンスのための、システム、方法、およびデバイスを提供する。
【解決手段】ブロック追跡エントリ(BTE)のテーブル56は、メモリ14のブロックの1つ以上のキャッシュラインのグループが、別のメモリ共有デバイス12Aおよび12Bによって潜在的に使用されている可能性があるかどうかを示すことができる。メモリ共有デバイス12は、それぞれがいくつかのキャッシュステータスエントリを有するBTEのテーブル56を利用することができる。キャッシュステータスエントリが、1つまたは複数のキャッシュラインのグループのいずれも、別のメモリ共有デバイス12によって到底使用されている可能性がないことを示すとき、キャッシュコヒーレンスを危うくすることなく、そのグループのあらゆるキャッシュラインのためのスヌープ要求を抑制することができる。 (もっと読む)


【課題】複数のノード間での通信方法を開示する。
【解決手段】各ノードは、複数のプロセッサおよび相互接続チップセットを含み、第1のノード内のプロセッサからデータ要求を発行し、拡張ポート(またはスケーラビリティポート)を通してこのデータ要求を他のノードに渡す。また、データ要求に応答してメモリのアクセスを開始し、各ノード内の各プロセッサのプロセッサキャッシュをスヌープする。従って、該要求を発行するプロセッサを持つノード内の(あるいは別のノードの)プロセッサキャッシュまたはメモリ内のデータの格納場所を識別する。さらに、ルータシステムにて2つの直接結合されたノード間でデータを要求する方法と、相互接続システム内の3またはそれ以上のノード間でのデータ要求方法と、相互接続システム内のクロスケースの解消方法と、ノードを直接またはプロトコルエンジンを通して結合するための相互接続システムも開示する。 (もっと読む)


【課題】アクセラレータとCPUとの一貫性を維持しながら通信によるノード間の帯域幅の消費を低減する。
【解決手段】CPU210およびアクセラレータ220はマルチプロセッシング環境において個別のノードにクラスターできる。共有メモリ・デバイス212、222を収容する各ノード0、1は、他のノードでキャッシュされたかもしれない共有メモリのブロックを追跡するディレクトリを維持できる。そのため、コマンドとアドレスは、メモリ位置があるノード以外でキャッシュされたときに限り、他のノードのプロセッサおよびアクセラレータに送信できる。加えて、アクセラレータは一般的にCPUと同じデータにはアクセスしないため、最初の読み出し、書き込み、および同期の操作のみを他のノードに送信できる。データへの中間アクセスは一貫性を保たないで行える。その結果、一貫性を維持するために消費するチップ間の帯域幅を低減できる。 (もっと読む)


【課題】アドレス競合処理時の性能を向上させること。
【解決手段】マルチプロセッサシステム2は、それぞれプロセッサ(701,702,801,802,901,902)を有する複数のノード(700,800,900)、を備え、自ノード700は、複数のノード(700,800,900)で共有されるメモリ740と、複数のノード(700,800,900)のうち他ノード(800,900)から発行されるリクエストを処理し、メモリ740のアドレスが指定された第1のリクエストの処理中に当該アドレスと一致するアドレスが指定された第2のリクエストを受信した場合、第1のリクエストの処理を完了するまで第2のリクエストを保持し、第1のリクエストの処理を完了した後に保持した第2のリクエストを続けて処理する制御部750と、を備える。 (もっと読む)


【課題】マイクロプロセッサ内及び/又はコンピュータ・システム内のキャッシュ・アクセス競合の防止。
【解決手段】処理401では、コア・キャッシュ線への読み取り要求が検出され、対応するコア・キャッシュへの読み取り要求から「ミス」が生じた場合に、それに応じて、対応するLLC線がアクセスされる。処理405では、LLC線のコヒーレンシ状態情報が保存される。コヒーレンシ状態情報が保存された後、要求がクロス・スヌープをもたらすことになり、CBSOロジックによって取り消し信号が何ら検出されなかった場合に、LLC線が無効にされていると後のトランザクションがみなすことになるようにLLC内の対応する線が処理410でアトミックに無効にされる。処理415で、適切なコア又はプロセッサへのLLCによるクロス・スヌープによって、要求されたデータがコア又はプロセッサから、要求エージェントに戻される。 (もっと読む)


【課題】データパケット処理の最適化を提供する。
【解決手段】ネットワークを介して送信されるデータパケットを受信する段階と、データパケットについて分類情報を生成する段階と、分類情報に基づきデータパケットについてメモリ格納モードを選択する段階と、選択されたメモリ格納モードを利用してデータパケットを処理する段階とを備え、パッケット処理モジュールは、プリフェッチ・モジュール、キャッシュ蓄積モジュール、及びスヌープ・モジュールにより構成される。 (もっと読む)


2つの処理回路の間で作業負荷の実施を切り替えるためのデータ処理装置および方法を提供する。データ処理装置は、第2の処理回路とアーキテクチャ上の互換性がある、第1の処理回路を有するが、第1の処理回路は、マイクロアーキテクチャ上で第2の処理回路とは異なる。任意の時点で、少なくとも1つのアプリケーションとそのアプリケーションを実行するための少なくとも1つのオペレーティングシステムとからなる作業負荷が、第1の処理回路および第2の処理回路のうちの1つによって実施される。スイッチコントローラは、移転刺激に応答して、移転元処理回路から移転先処理回路へ作業負荷の実施を移転するようにハンドオーバー動作を実施し、移転元処理回路は、第1の処理回路および第2の処理回路のうちの一方であり、移転先処理回路は、第1の処理回路および第2の処理回路のうちのもう一方である。ハンドオーバー動作中、スイッチコントローラは、移転元処理回路に、その最新アーキテクチャ状態を移転先処理回路に利用可能にさせ、この最新アーキテクチャ状態は、ハンドオーバー動作が開始された時に共有メモリからは利用できない状態であり、移転先処理回路が、移転元処理回路から作業負荷の実施を成功裏に引き継ぐために必要である。加えて、スイッチコントローラは、作業負荷の移転がそのオペレーティングシステムに透過的であるように、少なくとも1つのオペレーティングシステムから既定のプロセッサ固有の構成情報をマスクする。かかる手法は、処理回路間でアプリケーションを切り替える能力を備えるオペレーティングシステムを提供することに関連する複雑性を回避しながら、顕著なエネルギー消費利点を生み出すことが見出された。
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移転刺激に応答して、移転に続いて移転元処理回路が電力節約状態に入れられる準備として、処理作業負荷の実施が移転元処理回路から移転先処理回路へ移転される。移転に続いて移転先処理回路によって必要となる、メモリ取得回数を削減するために、移転元処理回路のキャッシュは、スヌープ期間中、駆動状態に維持される。スヌープ期間中、キャッシュスヌープ回路は、移転元キャッシュのデータ値をスヌープし、移転先処理回路のためにスヌープデータ値を呼び出す。
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【課題】本発明は、アドレススヌープ方法及びマルチプロセッサシステムに関し、多数のI/Oブロックをプロセッサブロックから独立させてマルチプロセッサシステムに容易に実装可能とすると共に、マルチプロセッサシステムの性能の上限の低下(レイテンシの増加)を防止可能とすることを目的とする。
【解決手段】複数のプロセッサと複数のメモリからなるプロセッサブロックが複数個アドレス結合装置を介して複数のI/Oブロックと接続された構成のマルチプロセッサシステムにおけるアドレススヌープ方法において、任意の1つのプロセッサブロックからアクセスリクエストが発生したときに、前記アクセスリクエストに対して応答するか否かを判断するアドレススヌープ処理を、各I/Oブロックに代わって前記アドレス結合装置において行うように構成する。 (もっと読む)


【課題】スピンロックのためのスピン待ちループ実行時における消費電力を削減することが可能なデータ処理装置を提供すること。
【解決手段】CPU21は、スピンロック処理を行なう際にウェイト付きロード命令を実行すると、対応するキャッシュメモリ25にスピン待ち要求を出力する。また、キャッシュメモリ25は、CPU21からスピン待ち要求を受けると、所定の条件(スヌープ・ライト・ヒット、割り込み要求、一定時間の経過)を満たすまでCPUからのリード・リクエストに対するアクノリッジ応答の出力を一時停止する。したがって、CPU21のパイプライン実行をストールさせて、CPU21およびキャッシュメモリ25の動作を一時停止させることができ、スピン待ちループ実行時における消費電力を削減することが可能となる。 (もっと読む)


【課題】キャッシュメモリを有効に活用できるマルチプロセッサシステムおよびマルチプロセッサシステムの制御方法を提供することである。
【解決手段】本発明にかかるマルチプロセッサシステムは、複数のCPU11〜14と、複数のCPU11〜14に対応して設けられた複数のキャッシュメモリ21〜24と、複数のキャッシュメモリ間のキャッシュコヒーレンシを保つスヌープ制御部30と、キャッシュメモリ間のキャッシュコヒーレンシを取らない空間52が割り当てられた共有メモリ50と、を備える。CPUにおいて処理される命令のうち所定のCPUと関連づけられた命令は、当該所定のCPUと関連づけられたキャッシュコヒーレンシを取らない空間52において実行される。 (もっと読む)


本明細書では、プロセッサリソースを共用するように適合されたマルチコアプロセッサに関連した技術が説明される。一例示的マルチコアプロセッサは複数のプロセッサコアを含むことができる。マルチコアプロセッサはさらに、複数のプロセッサコアのうちの2つ以上に選択的に結合される共用レジスタファイルを含むことができ、共用レジスタファイルは、選択されるプロセッサコア間で共用リソースとして働くように適合される。 (もっと読む)


一実施例では、本発明は、第1スレッドにおいてトランザクショナルメモリ(TM)トランザクションを実行し、プロセッサのキャッシュメモリの第1バッファにデータのブロックをバッファリングし、第1バッファのブロックの位置におけるデータが更新されるエンカウンタタイムにブロックのオーナシップを取得するため、ブロックに対してライトモニタを取得する方法を含む。他の実施例が、開示及び請求される。
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【課題】キャッシュメモリにおけるキャッシュラインの置き換えを改善し、必要とするデータが利用不可能となる可能性が生じ、データの取得に長いレイテンシが生じるのを防ぐ。
【解決手段】タグフィールドをそれぞれ持つ複数のキャッシュラインを含むキャッシュメモリを備え、タグフィールドは、ラインに記憶されたデータのキャッシュコヒーレンシステートを記憶するステート部分と、前記データの相対的重要度に応じたウェイトを記憶するウェイト部分とを含み、ウェイトは、キャッシュコヒーレンシステート及びデータ使用の最新性に基づく。 (もっと読む)


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