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Fターム[5B013AA01]の内容

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【課題】キャッシュ・メモリに命令をキャッシュする場合における保持内容の冗長さを減少させ、効率の良いキャッシュ・システムを実現する。
【解決手段】命令フェッチ・ユニット10と、命令キャッシュ20と、命令とこの命令が格納されたメイン・メモリ上における1または複数のアドレスとを関連付けて保持するマクロ・キャッシュ部30と、命令キャッシュ20におけるキャッシュ・ヒットの頻度が高い命令をマクロ・キャッシュ部30に保持させるマクロ登録判断部40と、を備える。マクロ・キャッシュ部30は、マクロ登録判断部40により保持するように指示された命令と同一の命令を既に保持している場合は、その命令を指定するアドレスを、既に保持しているその命令と関連付けて保持し、マクロ登録判断部40により保持するように指示された命令と同一の命令を保持していない場合は、その命令とその命令を指定するアドレスとを関連付けて保持する。 (もっと読む)


【課題】命令のフェッチに際して、命令を格納したメモリへの無駄なアクセスを回避すると共に、CPUの性能低下を防ぐ。
【解決手段】フェッチ部150は、第1のパルス信号CLK1が第2のエッジになったときに、演算部120が次に実行する命令の全ての内容をメモリ190からフェッチするために必要なフェッチ回数Nを算出すると共に、N回のフェッチを実行する。演算部120は、第1のパルス信号CLK1の上記第2のエッジの次の第2のエッジまでに命令を実行すると共に、前記次の第2のエッジのときに、次の命令の先頭アドレスをPC140とフェッチ部150に出力する。フェッチ部150は、上記N回のフェッチのうちの1回目のときに、フェッチアドレスとして演算部120が出力した先頭アドレスを用い、K回目(K:2以上の整数)のときに、Kと、PC140の値と、データバス幅とからフェッチアドレスを算出する。 (もっと読む)


【課題】効率的なスレッド選択を可能にする演算処理装置を提供することを課題とする。
【解決手段】複数のスレッドの命令アドレス又は予測対象の分岐命令の分岐先アドレスを選択して複数のスレッドのアドレスを出力する第1のセレクタ(SL1〜SLn)と、第1のセレクタが出力した複数のスレッドのアドレスのうち1個を選択する第2のセレクタ(313)と、第1のサイクルステージで、第2のセレクタが選択したアドレスの分岐命令が分岐するかを示す分岐方向を選択されたアドレスに基づき予測して出力するとともに、第1のサイクルステージより後の第2のサイクルステージで、予測対象の分岐命令の分岐先アドレスを選択されたアドレスに基づき予測して出力する分岐予測回路(204)と、分岐予測回路が出力した分岐方向に基づき、第1セレクタ及び第2のセレクタによるスレッドのアドレスの選択を制御するスレッド調停回路(311)とを有する。 (もっと読む)


【課題】動作遅延を抑制することが可能な半導体装置を提供する。
【解決手段】命令を読み出す読み出し部1と、命令に基づいて演算を行う演算部2とを用いてパイプライン処理を行う半導体装置において、分岐予測がはずれた際に当該読み出し部1が保持する命令をフリップフロップ10からメモリ11へと送信する。なお、読み出し部1を構成するフリップフロップ10及びメモリ11間の命令の送受は、演算部2によって制御される。これにより、当該分岐予測が外れた後に読み出し部1が読み出す命令がサブルーチンである場合などにおける読み出し部1の無駄な動作をなくすことが可能となる。すなわち、読み出し部1が再度同一命令を読み出すことなく、メモリ11に保持されている命令をフリップフロップ10へと返送することで演算部2に対して当該命令を出力することが可能となる。 (もっと読む)


【課題】メモリアクセス回数の低減化を図ること。
【解決手段】圧縮装置101は、命令列ISsを圧縮する。圧縮装置101では、アドレスが連続する2つの命令間において、オペコードが同一であり、オペランド間に連続性がある場合に、圧縮をおこなう。たとえば、連続する命令IS1,IS2間では、オペコードがともにADDで、オペランドが1増加している。このため、命令IS2は圧縮される。同様に、命令IS3も圧縮される。命令IS3,IS4間,命令IS4,IS5間,および命令IS5,IS6間では圧縮はおこなわれない。命令IS6については、命令IS5を無視して、命令IS4との関係で圧縮が行われる。圧縮命令群issには、復元元となる命令と復元元の命令を参照して復元可能な圧縮命令が混在する。プロセッサ102は、圧縮命令群issをフェッチすることで、圧縮命令を復元して命令を実行する。 (もっと読む)


【課題】アクティブなスレッドが各サイクルでプログラム命令を発行することを可能にする。
【解決手段】マルチスレッディングプロセッサ4は、種々のプログラムスレッド10からのプログラム命令をインターリーブして、細粒度マルチスレッディングを実行する。スレッドパフォーマンス監視回路機構30は、個々のプログラムスレッドのパフォーマンスパラメーターを監視して、パフォーマンス値を生成する。発行制御回路機構28は、これらのパフォーマンス値を読み取り、スレッド切り替えイベントが発生する際に、いずれのプログラムスレッドを次に選択してアクティブとするべきかを判定する。測定されるパフォーマンスパラメーターは、プログラムスレッドが、プロセッサ内の実行回路機構12による実行のためのプログラム命令を提供することが可能な、サイクルの比率を含み得る。 (もっと読む)


【課題】割込みをより効率的に処理できるマイクロコンピュータを提供する。
【解決手段】周辺回路8〜10は、CPU2に対して割込みを発生させる要因となるデータの受信やタイマ割込み,入力信号のアクティブレベルの連続検出等の発生を初期段階で検出すると、事前に割込み予告信号を割込みコントローラ7に出力し、前記事象の発生が完了した段階で割込み信号を出力する。割込みコントローラ7は、割込み予告信号が入力されると、当該予告信号に対応する割込みベクタ及び割込みハンドラを、ROM3から命令キャッシュ5にロードさせる先読み処理を行う。 (もっと読む)


【課題】命令実行回路の消費電力を低減させる。
【解決手段】複数の命令により構成されるプログラムの一部分を記憶する第1記憶素子、及び前記プログラムの他の部分を記憶し前記第1記憶素子よりも消費電力が少ない第2記憶素子を有する記憶回路と、命令のアドレスを前記記憶回路に対して出力し前記アドレスに記憶されている命令を取得して実行するプロセッサと、前記アドレスに記憶されている命令を出力させるためのイネーブル信号を、前記命令を記憶している前記第1記憶素子及び前記第2記憶素子のうちのいずれか一つに対して出力するアドレスデコーダと、を備え、前記プログラムの前記他の部分は前記プロセッサに特定の命令を繰り返し実行させるループ処理が記述された部分であり、前記プログラムの前記一部分は前記ループ処理以外の処理が記述された部分であることを特徴とする命令実行回路。 (もっと読む)


【課題】新しいアーキテクチャのコンピュータにおいて、新しいバイナリと同じアドレス空間を共有して、古いバイナリをいかなる修正を伴わずに実行する。
【解決手段】第1のコンピュータ命令ストリームをプロファイルし、前記第1のコンピュータ命令ストリームのプロファイルを分析し、前記第1のコンピュータ命令ストリームの周波数実行セクションのみを第2のコンピュータ命令ストリームへ変換し、前記第1のコンピュータ命令ストリームにおけるそれぞれの命令に対応するビットを含むビットベクトルを保存し、前記第1のコンピュータ命令ストリームの実行を監視し、前記第1のコンピュータ命令ストリームから前記第2のコンピュータ命令ストリームへ前記実行を移動し、前記周波数実行セクションの実行が完了した時に、前記第1のコンピュータ命令ストリームの実行に復帰する。 (もっと読む)


【課題】命令を圧縮することによりプログラムメモリの容量を削減し、圧縮した命令を小さな回路規模で伸張することができる圧縮命令処理装置を提供することを課題とする。
【解決手段】圧縮命令処理装置は、圧縮対象の命令コードと参照命令コードとの差分コードを含む圧縮命令コードを伸張し、伸張した命令コードを出力する圧縮命令伸張回路(103)と、前記圧縮命令伸張回路により伸張された命令コードを記憶する命令バッファ(104)と、前記圧縮命令伸張回路により伸張された命令コードを実行する実行部(109)とを有し、前記圧縮命令伸張回路は、前記命令バッファ内の命令コードを前記参照命令コードとして入力し、前記参照命令コード及び前記圧縮命令コード内の差分コードを加算することにより、前記伸張した命令コードを出力する。 (もっと読む)


【課題】従来のマルチスレッドプロセッサは、処理能力を十分に引き出すことができない問題があった。
【解決手段】本発明のマルチスレッドプロセッサは、第1の命令コードを格納する第1の命令バッファ231と、第2の命令コードを格納する第2の命令バッファ232〜23mと、を備える命令供給部10と、第1、第2の命令バッファから発行される命令コード選択する命令セレクタ11と、命令セレクタ11が選択した命令コードをデコードする命令デコーダ12と、デコード結果に基づく情報処理を行う命令実行部13と、を有する。命令供給部10は、優先的に第1の命令バッファに第1の命令コードを格納し、第1の命令バッファに格納される第1の命令コードの数が命令供給部10が並列して発行可能な命令コード数の最大値の2倍以上となった場合に第2の命令バッファに第2の命令コードを格納するスレッド制御部24を有する。 (もっと読む)


【課題】ソフトウェア命令の実行順序が確定前に、当該ソフトウェア命令に対応するマイクロ命令を実行可能な状態にすること
【解決手段】ソフトウェア命令先取部21は実行前のソフトウェア命令を先取りする。ソフトウェア命令記憶部22は取得したソフトウェア命令を格納し、格納されたソフトウェア命令が実行されたか否かの判定であるソフトウェア命令実行判定を行う。ソフトウェア命令実行部23はソフトウェア命令記憶部22からソフトウェア命令を取得して実行する。マイクロ命令先取部24はソフトウェア命令実行判定において実行されていないソフトウェア命令が存在すると判定された場合に、先取り済みのソフトウェア命令に対応するマイクロ命令が読出し可能か否かを判定し、読出し可能である場合に当該マイクロ命令を読み出す。マイクロ命令実行部26は読み出したマイクロ命令を取得して実行する。 (もっと読む)


【課題】同期された命令ストリングのプレデコードを保証する。
【解決手段】命令ストリングは、可変長の命令セットおよび組込データ320からの命令310を含む。命令セットにおける最短長さの命令に等しくなるようにグラニュールを定義し、命令セットにおいて最長長さの命令を構成するグラニュールの数をMAXに定義する。更に、組込データセグメントの終了を判定し、プログラムが命令ストリングにコンパイル又はアセンブルされる場合、長さMAX−1のパディング330を、組込データの終わりに、命令ストリング内に挿入する。パディングされた命令ストリングをプレデコードすると、たとえ組込データが可変長の命令セット内に存在する命令と類似するように偶然に符号化されても、プレデコーダは、パディングされた命令ストリング内の命令との同期を保つ。 (もっと読む)


【課題】プロセッサは、投機的スレッド化をサポートするためにアドレス監視テーブル及びアトミック更新テーブルを含み得る。
【解決手段】プロセッサは、投機的スレッドの実行に関連した状態を維持するために1つ又は複数のレジスタを含むこともできる。プロセッサは、プリミティブ(状態のレジスタに書き込むための命令、バッファリングされたメモリ更新のコミットをトリガするための命令、状態のステータス・レジスタを読み出すための命令、及び/又は、トラップ/例外/割り込み処理に関連した状態ビットの1つをクリアするための命令)の1つ又は複数をサポートすることができる。その他の実施例も本明細書及び特許請求の範囲で記載する。 (もっと読む)


【課題】プレロード操作を抑制することにより、エネルギー消費の低減および実行の効率性を改善する。
【解決手段】プロセッサ4は、ページテーブルウォークおよびキャッシュラインフェッチ等の、プレロード操作をトリガするプレロード命令PLD〔r〕に応答する、命令デコーダ32を備える。命令デコーダは、プレロード命令に関連するメモリアドレスが、ヌル値と一致する場合、プレロード操作を識別し、メモリアドレスがヌル値と一致する場合、プレロード操作を抑制する。ヌル値は、プログラム制御下に設定されてもよく、固定値(例えばゼロ)としてあらかじめ定められてもよく、またはメモリ管理ユニットによって、アクセス不可能として識別されるページのメモリアドレスに対応する等の、ハードウェア制御下に設定されてもよい。 (もっと読む)


【課題】プロセッサ単体の性能を向上させつつ、プロセッサ数を増やすことができるマルチプロセッサおよびその処理方法を提供する。
【解決手段】マルチプロセッサは、複数のプロセッサと、この複数のプロセッサで共有する共有キャッシュとを有し、複数のプロセッサのうちの空プロセッサを、プリフェッチ機能を使用可能なプリフェッチ専用プロセッサとし、このプリフェッチ専用プロセッサと対を成すプロセッサと共に1つのプログラム実行単位として、複数のプロセッサに最適化された複数種類のオブジェクトソースを実行する。 (もっと読む)


【課題】特定命令に対して正確な実行中断・再開を実現する行うアウトオブオーダー実行プロセッサを提供すること。
【解決手段】命令発行制御部は、プログラムに記述された順に命令を発行する。命令アドレスチェック部は、発行された命令のアドレスが特定命令のアドレスに一致する場合、ストップ命令検出指示を出力する。命令デコーダは、発行された命令を順にデコードし、ストップ命令検出指示を受け取った場合、特定命令のデコードを中断し、ストップ命令検出報告を出力する。命令発行制御部は、ストップ命令検出報告に応じて、命令の発行を中断する。実行再開フィルタ部は、ストップ命令検出報告に応じて、命令実行停止報告を出力する。実行再開フィルタ部は、ユーザによる指示から特定の時間が経過したとき、命令実行再開指示を命令発行制御部に出力する。命令発行制御部は、命令実行再開指示に応じて、中断した命令の発行を再開する。 (もっと読む)


【解決手段】
CPU等の第1のプロセッサによって発行されるコマンドをGPU等の第2のプロセッサ上でスケジューリングし且つ実行するための装置及び方法が開示される。1つの実施形態では、グラフィクス処理ユニット(GPU)上で処理を実行する方法は、メモリ内の1つ以上のバッファをモニタリングすることと、1つ以上のバッファから第1のサブセットをGPU上での実行のためにGPUのワークロードプロファイルに基づいて選択することと、第1のサブセットをGPU上で実行することと、を含む。GPUはまた、1つ以上のバッファの優先順位を受信してよく、この場合、選択することは受信された優先順位に更に基づく。GPU内でコマンドの優先順位付け及びスケジューリングを行うことによって、システム性能が高まる。 (もっと読む)


【課題】不要な命令プリフェッチ要求などの発生を抑止し、プロセッサの性能低下を防止することを課題とする。
【解決手段】開示する命令制御装置は、メインメモリに記憶されるデータのうち利用頻度の高いデータを記憶するL1キャッシュメモリから受信した命令フェッチデータを保存する命令バッファに空きがあるか否かを判定する。続いて、命令制御装置は、命令バッファに空きがあると判定された場合に、L1キャッシュメモリ内のMIBに少なくとも2エントリ以上の空きがあるか否かを判定する。そして、命令制御装置は、L1キャッシュメモリ内に少なくとも2エントリ以上の空きがあると判定された場合に、L1キャッシュラインのラインサイズに従ったアドレス境界で命令プリフェッチ要求をL1キャッシュメモリに出力する。 (もっと読む)


【課題】半導体素子のデータの伝送のタイミング条件が変更され、分岐命令により読み出された命令を、予め定められたタイミング条件で実行する。
【解決手段】分岐命令の命令データ(100)を読み出した後、クリティカルパスを通過する命令データ(011)を読み出し、クリティカルパスを命令データ(011)が通過することに備えて、クロック信号clk1を2つに1つマスクして、クリティカルパスの半導体素子に入力するクロック信号clkの周波数を小さくすることを開始(T9)しても、分岐命令の命令データ(100)に応じて命令データを読み出し実行する際に、クロック信号clk1をマスクすることを停止させる(T10)ので、分岐命令により読み出された命令を、予め定められたタイミング条件で実行する。 (もっと読む)


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