【課題】複数のパイプラインを有するプロセッサにおいて、処理効率を低下させることなくバンク競合を回避する。
【解決手段】メモリの複数のバンクに第１のバンクアクセス順序でアクセスする第１の処理部と、前記第1の処理部のアクセスの開始に続いて第２のバンクアクセス順序で前記複数のバンクにアクセスを開始する第２の処理部と、前記第１の処理部及び前記第２の処理部による前記複数のバンクへのアクセスが競合する場合に、前記第２のバンクアクセス順序を前記競合が生じない第３のバンクアクセス順序に並べ替えて前記第２の処理部を前記複数のバンクにアクセスさせる制御部とをプロセッサに備えることで、処理効率を低下させることなくバンク競合を回避できる。 （もっと読む）

【課題】キャッシュメモリと主記憶装置との間の負荷を軽減し、ロードバッファの解放タイミングを早める。
【解決手段】投機的に実行されるベクトルロード命令が発行された場合に、ベクトルデータのバッファ領域Ｍ２を確保するロードバッファ管理部３１と、メモリアクセスリクエストに基づいて要素データをキャッシュメモリＭ１又は主記憶装置９から読み出し、読み出した要素データをバッファ領域Ｍ２に格納させるキャッシュ処理部４と、投機的実行に成功した場合にバッファ領域の要素データをベクトルレジスタＭ３に転送してからバッファ領域Ｍ２を解放し、一方、投機的実行に失敗した場合にバッファ領域Ｍ２の要素データをベクトルレジスタＭ３に転送せずにバッファ領域Ｍ２を解放するベクトル処理部６とを備え、キャッシュ処理部４は投機的実行に失敗した場合に要素データの主記憶装置９からの読み出しを抑止する。 （もっと読む）

【課題】本発明は、階層的バッファ・システム中でデータ・エントリを制御するためのシステムおよび方法を提供する。
【解決手段】該システムは、メモリ・コア、共用データ・バス、およびメモリからデータを受信する複数の第一ティア・バッファを包含する集積回路デバイスを含む。該システムは、データを共用データ・バス上に所定のタイミングで配信する第二ティア転送バッファをさらに含む。また、本発明は、階層的バッファ・システム中で移動式データ・エントリを制御する方法を提供していると見ることもできる。該方法は、データが複数の第一ティア・バッファから第二ティア転送バッファに流通するのを可能にするようバッファ群を管理するステップと、該データを共用データ・バス上に所定のタイミングで配信するステップとを含む。 （もっと読む）

【課題】より小さいサイズのプログラムで動作させることが可能な、消費電力の小さいプロセッサを提供する。
【解決手段】第２の命令が含むソースレジスタ情報が示すレジスタと第１の命令が含むディスティネーションレジスタ情報が示すレジスタとが一致し、かつ第２の命令が第１の命令によって得られる演算値を使用する最後の命令であることを第２の命令又は第２の命令に先行する命令が指定している場合、パイプラインレジスタに格納されている演算値を第１の命令が含むディスティネーションレジスタ情報が示すレジスタに格納せず、それ以外の場合、パイプラインレジスタに格納されている演算値を第１の命令が含むディスティネーションレジスタ情報が示すレジスタに格納する。 （もっと読む）

【課題】ソフトウェア命令の実行順序が確定前に、当該ソフトウェア命令に対応するマイクロ命令を実行可能な状態にすること
【解決手段】ソフトウェア命令先取部２１は実行前のソフトウェア命令を先取りする。ソフトウェア命令記憶部２２は取得したソフトウェア命令を格納し、格納されたソフトウェア命令が実行されたか否かの判定であるソフトウェア命令実行判定を行う。ソフトウェア命令実行部２３はソフトウェア命令記憶部２２からソフトウェア命令を取得して実行する。マイクロ命令先取部２４はソフトウェア命令実行判定において実行されていないソフトウェア命令が存在すると判定された場合に、先取り済みのソフトウェア命令に対応するマイクロ命令が読出し可能か否かを判定し、読出し可能である場合に当該マイクロ命令を読み出す。マイクロ命令実行部２６は読み出したマイクロ命令を取得して実行する。 （もっと読む）

【課題】命令実行パイプラインにおけるメモリアクセス命令のミスアライメントを早期に予測する。
【解決手段】複数のメモリアクセス命令のミスアラインメントを予測し、追加のマイクロ操作を実効アドレス生成に先立って生成する。該追加のマイクロ操作は、所定のアドレス境界を横切る範囲に入るメモリにアクセスする。追加のマイクロ操作を生成して追跡するのに十分なパイプライン制御資源が利用可能であることが保証され、実効アドレス生成時にそれら資源が利用可能でない場合のパイプラインフラッシュを回避する。ミスアラインメント予測は、フラッグ、二重モードカウンタ、局所プレディクタ、広域プレディクタおよび統合プレディクタなど、既知の条件付分岐予測技術を使用することができる。ミスアラインメントプレディクタは、メモリアクセス命令フラッグまたはミスアラインド命令タイプによって使用可能にされてもよいし、あるいはバイアスされてもよい。 （もっと読む）

【課題】メモリアクセスをアウトオブオーダで処理する情報処理装置において、不要な命令再実行を確実に抑止し、処理性能の低下を招くことなく確実にＴＳＯ保証を実現する。
【解決手段】ロード命令の対象データがキャッシュ２１２から演算器４００に転送された後にキャッシュ２１２のデータに対する無効化要求を受信し、受信した無効化要求の対象アドレスのキャッシュインデクスと一致するキャッシュインデクスを有するロード命令が命令ポート２１０に存在する場合、第１判定部２１４Ａは、第１フラグ（ＲＩＭ）を有効化する。命令ポート２１０のエントリに保持されたロード命令の対象データについてキャッシュミスした後に対象データが転送されてきたと判定した場合、第２判定部２１５Ａは第２フラグ（ＲＩＦ）を有効化する。命令再実行判定部２１６は、第１フラグおよび第２フラグがいずれも有効化されている場合に命令の再実行を指示する。 （もっと読む）

【課題】キャッシュ中の有効なデータが排除されてしまうことがなく、メモリ帯域利用効率に優れ、ハードウェアプロセッサにより生成される全てのプリフェッチ命令を有効に活用することができるハードウェアプロセッサの提供。
【解決手段】メモリへのロード命令及びメモリへデータを書込むストア命令を含む演算命令を発行する命令発行部１１を備えるハードウェアプロセッサ１０であり、命令発行部が発行した演算命令を受付て演算命令に基づきプリフェッチ命令を生成し、演算命令およびプリフェッチ命令を送信するプリフェッチ命令生成部１２とプリフェッチ命令生成部１２により送信された演算命令を受付け、かつ演算命令を処理する演算命令リザベーションステーション部１３とプリフェッチ命令生成部１２により送信されたプリフェッチ命令を受付け、かつプリフェッチ命令を前記演算命令と平行して処理するプリフェッチリザベーションステーション１４部とを備える （もっと読む）

【課題】実行結果の再利用による再利用区間における処理時間を短縮させる
【解決手段】履歴メモリ４３０は、関数の識別情報ごとに関数の入力値および実行結果を関連付けて実行履歴として保持する。命令デコーダ３２０は、フェッチ部３１０からの関数を予告する予告命令に含まれる関数の識別情報を実行履歴検索部４１０に供給する。また、命令デコーダ３２０は、予告命令の後に読み出される命令のうち、関数の入力値を設定する入力値設定命令に基づいて、入力選択部３３２から出力される入力値を実行履歴検索部４１０に取得させる。実行履歴検索部４１０は、関数の呼出し命令の前に、その取得された識別情報および入力値と一致する実行履歴を検索する。実行結果出力部４２０は、実行履歴検索部４１０により検出された実行結果を実行部３３０に出力する。フェッチ部３１０は、関数の次に読み出すべき命令を読み出す。 （もっと読む）

【課題】様々なロード及び格納命令を用いて、多重ベクトル・エレメントをレジスタ・ファイル内のレジスタとメモリとの間で転送する。
【解決手段】オペランド及びデータ・エレメントを格納するメモリと、少なくとも１つの汎用レジスタと、少なくとも第１の命令、及び、第１の命令に続く第２の命令を実行するプロセッサ回路と、を備え、第１の命令によって、少なくとも１つの汎用レジスタにおいてキューされるべき、メモリからのデータ・エレメントのストリームの転送を開始し、第２の命令が、少なくとも第１のソース・オペランドを含み、少なくとも１つの汎用レジスタが、第２の命令のソース・オペランドとして現れることに基づいて、プロセッサ回路が、条件付きで、メモリから、データ・エレメントのストリームの次の部分を、少なくとも１つの汎用レジスタの中にロードする、データ処理システム。 （もっと読む）

【課題】性能低下を招くことなく回路面積を削減出来る半導体集積回路を提供すること。
【解決手段】データを保持する第１メモリ３０と、前記第１メモリ３０に対するキャッシュメモリとして働く第２メモリ１０とを備え、前記データに対する読み出し処理と書き込み処理とを複数の処理ステージによりパイプライン実行する半導体集積回路１であって、前記読み出し処理の対象となるデータを前記第１メモリ３０から読み出すと決定された場合に、該データの前記第１メモリ３０からの読み出しを前記処理ステージのいずれかＲＲ、ＲＲ／ＣＲにおいて行う。 （もっと読む）

【課題】低電力で高速にループ処理などを実行させるプロセッサを提供する。
【解決手段】プロセッサ１００は、通常命令バッファ１２２と、ＴＡＲ用命令バッファ１２３と、命令がＴＡＲ用命令バッファ１２３に充填されたか否かを示すValid bitが記憶されるフラグ記憶部と、通常命令バッファ１２２およびのＴＡＲ用命令バッファ１２３のいずれかを命令供給源に選択するセレクタ１２１と、第１の充填命令が実行された場合には、第１のアドレスから命令を取り出してＴＡＲ用命令バッファ１２３に格納し、ループ命令が実行された場合には、ＴＡＲ用命令バッファ１２３から命令を繰り返し供給する命令フェッチ制御部１０２とを備え、命令キャッシュ１０の第１のアドレスから取り出された命令がＴＡＲ用命令バッファ１２３に充填された場合に、そのことを示すValid bitがフラグ記憶部に記憶される。 （もっと読む）

【課題】メインメモリの異なる複数のキャッシュラインへのアクセス時にキャッシュメモリの同一のキャッシュラインを使用する際、キャッシュミスの発生を抑制可能な情報処理技術を提供する。
【解決手段】出力プログラム生成部３０３は、入力プログラム解析部３０２が出力した内部表現プログラムに含まれるメモリアクセス命令に対して、ロードキャッシュ命令、キャッシュヒット判定命令、キャッシュヒット判定命令に従って行われる判定結果に応じて行うキャッシュミス処理命令を生成し、メインメモリの異なる複数のキャッシュラインへのアクセス時に使用されるキャッシュメモリのキャッシュラインが同一である可能性がある複数のメモリアクセス命令が内部表現プログラムに含まれる場合、キャッシュヒット判定命令に従って行われる判定の判定結果を１つに融合する融合命令を生成してこれらを含む出力プログラム１０３を出力する。 （もっと読む）

【課題】同一キャッシュラインにアクセスする複数のアクセス処理を並行させる場合にも、不必要なキャッシュミスの発生を抑制可能な情報処理技術を提供する。
【解決手段】出力プログラム生成部３０３は、入力プログラム解析部３０２が出力した内部表現プログラムに含まれるメモリアクセス命令に対して、ロードキャッシュ命令、キャッシュヒット判定命令、及びキャッシュヒット判定命令に従って行われる判定結果に応じて行うキャッシュミス処理命令を生成し、キャッシュメモリの同一のキャッシュラインへアクセスする可能性がある複数のメモリアクセス命令が内部表現プログラムに含まれる場合、キャッシュヒット判定命令に従って行われる判定の判定結果を１つに融合する融合命令を生成して、これらを含む出力プログラム１０３を出力する。 （もっと読む）

【課題】レジスタ、演算部などを備えたデータ処理部において、効率的なデータ処理および実装面積の削減を実現した構成を提供する。
【解決手段】レジスタ、演算部などを備えたデータ処理部において、複数の命令テーブルの切り替えや命令の多重化により効率的に命令を実行し、またダブルバッファ構成とした入出力レジスタを利用したデータ格納制御により入出力のオーバーヘッドや命令のレイテンシの解消を図り処理の高速化を実現した。本構成により、命令の圧縮・伸長によるバスバンド幅、外部ＩＯ、メモリ容量の小型化が実現され、データ処理部を構成するＬＳＩの論理回路の実装面積の削減、さらに消費電力の低減が実現される。 （もっと読む）

【課題】本来の処理命令の実行に対する影響を抑えつつ、複数のキャッシュブロックを転送する。
【解決手段】本プロセッサは、実行ユニットとキャッシュとキャッシュブロックを主記憶からキャッシュに転送する主記憶制御部とキャッシュブロックの転送指示を主記憶制御部に出力するマルチブロックプリフェッチ制御部とを有する。そして、実行ユニットは、プログラム内の所定の処理の前に挿入された第1prefetch開始命令を実行し、プリフェッチ対象領域情報を含む第2prefetch開始命令をマルチブロックプリフェッチ制御部に出力する。また、マルチブロックプリフェッチ制御部は、第2prefetch開始命令を受信した場合、当該命令に含まれるプリフェッチ対象領域情報とキャッシュブロックの大きさとに基づき、転送すべき複数のキャッシュブロックを特定し、複数のキャッシュブロックを所定の処理の実行時間内で転送するようにスケジューリングし、転送指示を出力する。 （もっと読む）

【課題】レジスタウィンドウ方式のレジスタファイルを備え、ウィンドウ切り替え命令の後続命令のアウトオブオーダ実行が可能な演算処理装置の回路規模を削減し、その消費電力も低減する。
【解決手段】ＭＲＦ１０は、レジスタファイル、ＭＲＦ＿ＲＡ１及びＭＲＦ＿ＲＡ２と５つの読み出しポートｉｏ０、ｉｏ１、ｉｏ２、ｌ０、ｌ１を備える。レジスタ制御部２１０によってＭＲＦ＿ＲＡ１を制御し、それらの読み出しポートから、ＣＷＰレジスタ２１３の値（ｃｗｐ）で指定されるレジスタウィンドウのインレジスタ／アウトレジスタ、ローカルレジスタのウィンドウを選択出力する。次に、レジスタ制御部２１０によってＭＲＦ＿ＲＡ２を制御し、該選択出力されたウィンドウのデータと前記レジスタファイルから入力するグローバルレジスタのウィンドウのデータから、演算部３０が必要とするレジスタのデータを選択し、該データを演算部３０に出力する。 （もっと読む）

【課題】パイプラインにおける有効な命令の処理率を向上させるプロセッサシステムを提供すること。
【解決手段】本発明の一形態のプロセッサシステムは、パイプラインに、キャッシュメモリ（２）と、複数の命令を格納する命令フェッチバッファ（４１）と、前記キャッシュメモリに対するデータアクセスを要求する実行モジュール（６）と、前記実行モジュールのデータアクセスに係る情報を出力するタグメモリ（３２）と、前記命令フェッチバッファのエントリ情報と、前記タグメモリからのデータアクセスに係る情報とに基づき、前記キャッシュメモリに対するアクセスを調停する調停回路（１）と、を備える。 （もっと読む）

ストリング比較演算を実行する方法、装置、及びプログラム手段である。一実施形態では、一装置は第１の命令を実行する実行リソースを含む。前記第１の命令に応じて、前記実行リソースは、第１と第２のテキストストリングに対応する第１と第２のオペランドの各データ要素間の比較結果を記憶する。
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【課題】マイクロプロセッサにおいてデータ推測を実行し、誤推測に対する効率的な復旧機構を提供する。
【解決手段】第１アドレッシングパターン（２０６）および第１タグ（２０８）を記憶するように構成されたエントリ（２２０）を含むメモリファイル（１３２）と、前記メモリファイルに結合される実行コア（１２４）とを含むシステムである。メモリファイルは、エントリに含まれる第１アドレッシングパターンをロード操作の第２アドレッシングパターンと比較するように構成される。第２アドレッシングパターンがエントリに記憶されている第１アドレッシングパターンに合致するとき、メモリファイルは第１タグによって指定されるデータ値をロード操作の推定結果にリンクするように構成される。実行コアはロード操作に依存する第２操作を実行するときに推測結果にアクセスするように構成される。 （もっと読む）