【課題】メモリに対するアクセス時間を低減し、ひいては、実行パフォーマンスを向上する。
【解決手段】実施形態の情報処理装置は、並列処理が可能な複数のプロセッサと、前記複数のプロセッサで共有されるメモリと、を備えている。そして、割当手段は、メモリのアクセス範囲が予め記述可能とされるとともに複数のスレッドで構成されたワークグループを、それぞれ記述されたアクセス範囲を参照して複数のプロセッサのいずれかに実行させるために割り当てる。 （もっと読む）

【課題】演算部の演算開始タイミングを変化させてデータ処理を行うデータ処理装置を実現する。
【解決手段】メモリ４００ａは、先行して演算を実行する処理部２００ａが生成したデータを蓄積する。メモリ監視部４５０は、メモリ４００ａが蓄積するデータのデータ数を監視し、後続して演算を実行する処理部２００ｂが演算に必要なデータ数が蓄積されたら、メモリ４００ａが蓄積するデータを処理部２００ｂに出力させる。処理部２００ｂはデータが出力されるタイミングで演算を開始し、データが出力されるタイミングの変化に対応して、処理部２００ｂの演算開始タイミングが変化する。 （もっと読む）

【課題】異なるプロセッサ間で同時に演算器が起動する電圧変動最悪パターンを改善すること。
【解決手段】本発明にかかる演算処理装置１００は、同時に実行可能な複数の演算器を有する複数の処理回路１２０Ａ〜１２０Ｎと、各処理回路で実行中の演算器の総数を集計する制御回路１１０と、を備え、複数の処理回路１２０Ａ〜１２０Ｎのそれぞれは、制御回路１１０が集計した集計結果に応じて自己が有する演算器のうち未実行の演算器を実行するか否かを決定する。 （もっと読む）

【課題】命令語圧縮装置、命令語圧縮方法及びコンピュータで読み取り可能な記録媒体を提供する。
【解決手段】命令語圧縮装置１００は、有効命令語バンドルの間に存在する無演算命令語バンドルの個数に対応した命令語圧縮ビットを生成させる生成部１２０、生成された命令語圧縮ビットを有効命令語バンドルに挿入する挿入部１３０、無演算命令語バンドルを削除する削除部１４０、とを備えることによって、命令語を効率的に圧縮することができる。したがって、プロセッサ内で並列処理されうる命令語の個数が増加する。 （もっと読む）

【課題】各プロセッサ間で効率的に演算結果を共有可能な情報処理装置を提供する。
【解決手段】プログラムを記憶するプログラム記憶手段１１と、コア毎の演算結果を記憶する演算結果記憶手段４５と、コア数分の命令の命令セットを実行順にプログラム記憶手段から読み出し一次記憶部に記憶する命令読み出し手段２１と、命令セットに含まれる命令を各コアの命令キューに記憶する命令配信手段３２と、一次記憶部に記憶された第一の命令セットに含まれる命令を第一のコアが演算した演算結果を演算対象とする命令が第一の命令セットよりも後に実行される第二の命令セットに含まれ第一のコアと異なる第二のコアが実行するか否かを判定する命令依存関係判定手段３３と、命令依存関係判定手段が第二のコアが第二の命令セットに含まれる命令を実行すると判定した場合第一のコアの演算結果記憶手段の値を第二のコアの演算結果記憶手段に複写する複写手段３４と、を有する。 （もっと読む）

【課題】ＳＩＭＤ命令を実行するプロセッサにおいて浮動小数点例外を効率的に処理する。
【解決手段】ＳＩＭＤ浮動小数点演算の数値例外を特定するステップと、前記ＳＩＭＤ浮動小数点演算の第１Ｐａｃｋｅｄ部分結果を生成するため、第１ＳＩＭＤマイクロ演算を開始するステップと、前記ＳＩＭＤ浮動小数点演算の第２Ｐａｃｋｅｄ部分結果を生成するため、第２ＳＩＭＤマイクロ演算を開始するステップと、前記第１及び第２Ｐａｃｋｅｄ部分結果を合成し、前記合成された第１及び第２Ｐａｃｋｅｄ部分結果の第１要素を非正規化して非正規化要素を有する第３Ｐａｃｋｅｄ結果を生成するため、ＳＩＭＤ非正規化マイクロ演算を開始するステップと、前記ＳＩＭＤ浮動小数点演算の第３Ｐａｃｋｅｄ結果を格納するステップと、前記第３Ｐａｃｋｅｄ結果の非正規化要素を特定するフラグを前記第１Ｐａｃｋｅｄ部分結果に設定するステップと、を有する。 （もっと読む）

【課題】浮動小数点機能を特殊処理ブロックの外に構築する必要性を減少させる、特殊処理ブロックを提供すること。
【解決手段】プログラマブル集積回路デバイス上の特殊処理ブロックであって該特殊処理ブロックは、第一の浮動小数点算術演算子段と、第二の浮動小数点算術演算子段と、該特殊処理ブロック内の構成可能インターコネクトであって、該構成可能インターコネクトは、該第一および第二の浮動小数点算術演算子段の各々に信号をルート付け、各々の外に該信号をルート付ける、構成可能インターコネクトとを含む、特殊処理ブロック。 （もっと読む）

【課題】レジスタからの読み出しデータにおける誤り検出時に、プログラム実行動作を停止することなく、継続して実行可能である演算処理装置を提供する。
【解決手段】演算処理装置は、レジスタから読み出したデータのエラーを検出し訂正する訂正制御部と、命令の実行要求に応じてキャッシュ領域又はノンキャッシュ領域にアクセスするとともに、実行要求された一の命令がノンキャッシュ領域にアクセスするロード命令であることを通知するキャッシュ制御部と、一の命令がノンキャッシュ領域にアクセスするロード命令であることがキャッシュ制御部により通知されると、一の命令をキャッシュ制御部に実行させる間、他の命令の実行を待たせることにより、ノンキャッシュ領域にアクセスするロード命令の実行中にエラーが検出されないようにする命令実行制御部とを含む。 （もっと読む）

【課題】複数のＰＥを備えた並列型ＳＩＭＤプロセッサにおいて並列性の高い行列転置方法等を提供する。
【解決手段】プロセッサ装置は、各ＰＥ方向に行ベクトルデータが配列され、かつ各ＰＥ内レジスタ方向に列ベクトルデータがそれぞれ配列された複数個の行列データの数学的転置を行うときに、各ＰＥ間のレジスタ参照、格納又は移動を行う単一命令複数データ型の演算命令を用いて、対角位置の要素データ又はベクトルデータの移動をして交換を行うステップを含み、行列に含まれる２のべき乗次の部分行列を対象にして、最小２次の行列（２×２要素）では対角要素データの移動又は交換を行い、上位のべき乗次数の部分行列では対角位置の下位の部分行列の要素データ群をブロックとして一括に移動又は交換し、これらの手順を上位次数から最小次数まで、又は最小次数から上位次数まで順次繰り返して行って複数の行列データを一括して並列同時に転置処理する。 （もっと読む）

【課題】プロセッサコアで実行するマルチスレッドにおいて、非常に低いオーバーヘッドでスレッド間の同期を可能にする。
【解決手段】ＳＭＴ動作実施形態において、第２のスレッドの実行中に、第１のスレッドに関連するレジスタにアクセスする方法を含む。この方法は、ソースオペランドに関連する同期インジケータが第２のスレッドのプロデューサ演算が終っていないことを示す場合、第２のスレッドのレジスタファイルからソースオペランドにアクセスする第１のスレッドの命令を実行しないようにし、同期インジケータが第２のスレッドのプロデューサ演算が終了したことを示す場合、命令を実行する段階を備える。他の実施形態において、マルチコアであってもよい。 （もっと読む）

【課題】複合条件に基づくサブワード並列実行をサポートする。
【解決手段】汎用フラグ（ＡＣＦ）は階層を使用して定義され、エンコードされる。加えられた各ビットは、前の機能性のスーパーセットを提供する。条件の組合せを用いて、複合条件に基づく条件付き分岐の順次シリーズを回避することができ、次いで複合条件を条件付き実行のために使用することができる。フラグの数を変えることによって、条件付きオペレーションの並列性は、例えばＶＬＩＷ実行での単一の処理からオクタル処理まで、かつ処理要素のアレイにわたって広範に変化することができる。異なるプロセッサ中で生成された条件に基づいて１つのプロセッサ中の条件付き実行を指定することを可能にして、多数のＰＥは、条件情報を同時に生成することができる。多数のプロセッサアレイ中の各プロセッサは、異なるユニットをそれらのＡＣＦに基づいて条件付きで独立に動作させることができる。 （もっと読む）

【課題】ＳＩＭＤマルチメディア処理を効率的に実装するために、複数の関連データ・アイテムを単一のＭＭＸレジスタ内に配置する。
【解決手段】プロセッサがレジスタの二組のセットを有し、第１のセットはデータのマトリクスをストアし、第２のセットは、データのマトリクスの転置されたコピーをストアする。第１のセットのいずれかの行のいずれかの部分が変更されたとき、第２のセット内の転置されたコピーの対応する列の部分が自動的に変更される。データのマトリクスをレジスタの第１のセットにストアし、レジスタの第１のセットは第１の数のレジスタを有し、各レジスタは第１の数のストレージ・ユニットを含み、各ストレージ・ユニットはマトリクスの要素をストアし、レジスタの第２のセット内に転置するステップであって、レジスタの第２のセットは第２の数のレジスタを有し、各レジスタは第２の数のストレージ・ユニットを包含する。 （もっと読む）

【課題】実際に、バックエンドワークを実行することなく、当該バックエンドワークに要する時間が推算されうる。
【解決手段】フロンドエンドのカウンタが、コストモデルおよびヒューリスティック（heuristic）関する情報であって、タイルを分割して、順序付けられたワークをコアに配送するときに用いられる可能性のある情報を記録する。専用のラスタライザ（special rasterizer）は、サブタイルの外側の三角形状および断片を放棄する。 （もっと読む）

【課題】複数スレッドを実行可能なマルチスレッドプロセッサにおいて、マルチスレッドプロセッサのスループットを改善させるスレッド及び命令を選択する。
【解決手段】マルチスレッドプロセッサが備える命令発行制御装置２２０であって、命令発行制御装置２２０は、実行中のスレッドの各々がストール中であるか否かを示すストール情報を管理するリソース管理部２１０と、実行中のスレッドのうち、ストール中でないスレッドを選択するスレッド選択部２０６と、選択されたスレッドから同時発行可能な命令が発行されるよう制御する命令発行制御部２０４とを備える。 （もっと読む）

【課題】ＡＬＵアレイ回路における電力消費を低減する。
【解決手段】ＡＬＵアレイ回路は、ＡＬＵ１２を内包する単位回路１０ｃを複数個備え、複数のＡＬＵ１２を並列動作させる。各単位回路１０ｃでは、命令コードをデコードすることで演算制御信号ＯｐＣを生成し、これによってＡＬＵ１２での演算処理の内容を制御する。ＡＬＵ１２の前段にはラッチ素子２１及び２２が設けられる。ＡＬＵアレイ回路に設けられた複数の単位回路１０ｃの内、幾つかの単位回路１０ｃ中のＡＬＵ１２の演算動作は時として不要である。或るＡＬＵ１２の演算動作が不要であるとき、命令コードによって生成された演算休止信号（ｎｏｐ）をラッチ素子２１及び２２に与えて、そのＡＬＵ１２にデータ入力信号Ａ_IN及びＢ_INの変化が伝播することを阻止する。 （もっと読む）

【課題】逐次処理用プログラムでも、ループ部分の繰り返し処理を並列に実行するマルチコアプロセッサの実現。
【解決手段】メインプロセッサ10を含む複数個のプロセッサエレメントPE20-1,20-N-1を含み、逐次処理プログラムを実行するマルチコアプロセッサであって、メインプロセッサは、ループ部分を検出するループ部分検出部11を含み、マルチコアプロセッサは、ループ部分を検出した時に、複数個のPEがループ部分を命令バッファにコピーし、ループカウンタの初期値を各PEごとにずらして格納し、更新量をPEの個数に応じて設定する展開制御部12と、を含み、いずれか１個のPEが終了通知を出力した際に，終了通知を出力したPEより前のループカウンタ値の処理を行っているすべてのPEの現在の処理の終了を待ち，終了通知を出力したPEより後ろのループカウンタ値の処理を行っているPEの処理を終了させた後，逐次処理のプログラムの処理を続行する。 （もっと読む）

【課題】 処理の遅延を抑えてレジスタの利用期間を短縮する命令列を生成することができる命令スケジューリング装置を提供すること。
【解決手段】 依存関係のある一連の命令を１つの命令群として命令ブロック内の命令を複数の命令群に分割する命令群分割部２と、各命令に対して、該命令が含まれる命令群における処理順序の優先度を表す命令単位優先度を設定するとともに、各命令群に対して、命令ブロックにおける処理順序の優先度を表す命令群別優先度を設定する優先度設定部３と、命令群別優先度の高い命令群から順に、該命令群に含まれる命令を命令単位優先度に基づいてスケジューリングし、該命令群内の命令が配置された処理サイクルのうち実機によって他の命令群の命令を並列実行可能な処理サイクルに、次に命令群別優先度の高い命令群に含まれる命令を命令単位優先度に基づいて配置する命令スケジューリング部４とを備える。 （もっと読む）

【課題】マルチスレッドが可能なプロセッサにおいて、プログラムを修正することなく又は修正箇所を抑制して、スレッド間のアドレス空間が重複することを防止するマイクロプロセッサ等を提供すること。
【解決手段】プログラムの命令をデコードする命令デコード手段１２と、ハードウェアスレッドのスレッド判定手段１７と、命令デコード手段による命令のデコード結果に基づきアクセス先のアドレスを決定し、メモリにアクセスするメモリアクセス手段１５と、命令デコード手段がデコードした命令が、アドレスを相対アドレス指定により決定する命令である場合、前記プログラム毎に異なるオフセット値をメモリアクセス手段に通知するオフセットアドレス制御手段１８と、を有し、メモリアクセス手段は、オフセット値だけオフセットしたアドレスをアクセス先に決定する、ことを特徴とする。 （もっと読む）

【課題】大量のデータを高速で効率的に演算処理する処理装置を実現する。
【解決手段】主演算回路（２０）に対する演算処理命令を、マイクロ命令メモリ（２１）にマイクロプログラムの形態で格納し、このマイクロプログラムに従ってコントローラ２２の制御の下に主演算回路の動作制御を実行する。主演算回路（２０）においてはメモリセルマット（３０）が、それぞれが複数ビットのデータを格納するエントリに分割され、各エントリに対応して演算器（ＡＬＵ）が配置される。エントリとＡＬＵとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。マイクロプログラム制御方式に従って効率的に大量のデータを処理することができる。 （もっと読む）