【課題】消費電流を低減した半導体メモリモジュールを提供する。
【解決手段】半導体メモリモジュール１００は、インターフェースチップ１１０を有する。インターフェースチップ１１０は、内部にクロック信号同期回路（ＤＬＬ）を備え、外部から入力される外部クロックＣｌｏｃｋに同期した制御信号を生成する。インターフェースチップ１１０は、この制御信号を低周波数化し、半導体メモリ１０１〜１０８に対して、信号線１２１を介してクロックを供給する。半導体メモリ１０１〜１０８は、供給されたクロックに同期したコマンドアドレス信号を、インターフェースチップ１１０から取り込み、コマンドに応じた動作を行う。また、半導体メモリ１０１〜１０８は、読み出し、書き込み動作において、インターフェースチップ１１０との間でデータ入出力を行う。インターフェースチップ１１０は、ビット幅を変換して外部へデータの入出力を行う。 （もっと読む）

不揮発性メモリにおけるデータエラーは、使用されると、またセル当たりに格納されるビットの密度が高くなると、必然的に増える。メモリは、より少数のエラーで動作するけれども記憶密度がより低い第１の部分と、より高い密度で動作するけれども記憶装置の堅固性がより低い第２の部分とを有するように構成される。１つのエラー管理は、第２の部分へのコピー後のコピーの読み出しおよび検査を提供する。コピーが過多なエラービットを有するならば、第２の部分または第１の部分の中の別の位置において反復される。コピーの読み出しおよび検査は、そのサンプルだけを読み出すことによって加速される。サンプルは、それ自体のＥＣＣを有する、それがサンプリングしているコピーの中の最悪エラー率を表すと推定されるコピーのサブセットから選択される。一実施形態では、サンプルは、１つのグループの各マルチビットメモリセルの１つのビットから取られる。
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【課題】上位システムに負担をかけず、半導体記憶装置がメモリセルの劣化を自ら検知できる半導体記憶装置を提供すること。
【解決手段】半導体記憶装置は、メモリセルアレイ１１０と、第１の選択部１４０と、第２の選択部１５０と、ＦＩＦＯメモリ１６０と、劣化セル検査部１７０を備えている。ＦＩＦＯメモリ１６０から排出されたアドレス情報に対応する検査対象メモリセル１１１ｔから、第１の記憶情報を読み出す。Ｓ個のメモリセル１１１ｒ１、１１１ｒ２、・・・から記憶情報を読み出す。そして、劣化セル検査部１７０が、それらの読み出された記憶情報に統計処理を施して第２の記憶情報（基準値）Ｉｒｅｆを得る。劣化セル検査部１７０は、第１の記憶情報と基準値Ｉｒｅｆとを比較して差分を算出する。この差分が予め定められたしきい値の範囲外であれば、検査対象メモリセル１１１ｔは「劣化セル」と判定する。 （もっと読む）

【課題】メモリセルの書込み特性の劣化によって書込みエラーが発生した場合の交代処理にかかる時間を削減可能なメモリ装置、メモリ制御方法、およびプログラムを提供する。
【解決手段】メモリ１４０は、書込みに要する時間が一定の時間内に終了しなかった場合にエラーを発生し、不良セルであることをメモリコントローラ１３０に通知する機能と、エラーの発生した主メモリ領域のメモリセルを交代領域のメモリセルと切換える交代処理機能と、不良メモリセルのアドレスとデータをペアとして退避するための領域を複数有する退避領域と、を含み、各退避領域は、使用状態であるか未使用状態であるかを示すフラグを含み、メモリは、新たに不良セルが発生した場合には、退避領域の未使用の領域に新しい不良アドレスとデータを保持し、フラグを使用状態に設定する機能と、交代処理を実施し退避領域の情報が不要になった場合にはフラグを未使用状態にする機能と、を含む。 （もっと読む）

【課題】外部インターフェースから見た不良ビット発生率を、さらに減少させることができるデータ記憶システムの設定方法を提供すること。
【解決手段】複数個のメモリセルブロックを有し、これらメモリセルブロックのいくつかに接続されるページを含む非スペア領域（１ｎ）と、予めデータがある値に揃った複数個のスペアメモリセルブロックを有し、これらスペアメモリセルブロックのいくつかに接続されるページを含むスペア領域（１ｓ）と、非スペア領域（１ｎ）内のページからデータを読み出したときに、少なくとも２ビットのデータ誤りを検出し、読み出したページにおける誤りビットの数を読み出したページ毎に判定する判定回路（５、６、１００）とを具備する。判定回路（１００）による判定結果が２ビット以上の場合に、読み出したページの内容を誤り訂正し、スペア領域（１ｓ）内のページに書き込む。 （もっと読む）

転置状態パターンを利用するメモリ装置および方法。メモリ・エージェントは転置状態パターンを発生させることのできるパターン発生器を含みうる。システムは、同一のリンク上でデータおよび転置状態パターンを送信する第一および第二のメモリ・エージェントを含みうる。
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本発明は識別された故障メモリセルを修正または修復するセット連想リペアキャッシュシステムを利用してメモリデバイスのスケーリングおよびその動作を容易にする。リペアキャッシュ領域ルータ（６０２）がメモリアドレスのリペア領域部をリペアキャッシュ領域と比較して整合リペアキャッシュ領域を識別する。次に、ローカルリペア個所ルータ（６０３）がメモリアドレスのリペアアドレス部を整合リペアキャッシュ領域に特有のローカルリペア個所アドレスと比較して整合ローカルリペアアドレスを識別する。整合ローカルリペアアドレスが識別されると、リペアコンポーネント（６０６）は整合ローカルリペアアドレスおよび整合するリペアキャッシュ領域に従ってリペア個所へのアクセスを提供する。また、メインメモリ（６０４）がメモリアドレスに従って記憶場所へのアクセスを提供する。他のシステムおよび方法も開示される。
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