【課題】あるプロセッサが記憶したデータを他のプロセッサが破壊してしまう可能性があり、その原因となっているソフトウェア（プログラム）の不具合を特定するのに時間が掛かってしまう。
【解決手段】アドレスオフセット制御回路は、複数のアドレスオフセット加算回路２１−１，２１−２と、複数の選択回路２２−１，２２−２とを有している。アドレスオフセット加算回路２１−１，２１−２は、メモリ１０に対するアクセスをそれぞれ行うプロセッサ（例えば、ＣＰＵ）２０−１，２０−２からそれぞれ出力されるアドレスに、所定のオフセット値をそれぞれ加算して加算結果をそれぞれ出力する。すると、選択回路２２−１，２２−２は、各アドレスオフセット加算回路２１−１，２１−２の加算結果と各ＣＰＵ２０−１，２０−２から出力されるアドレスとをそれぞれ選択してメモリ１０に与える。 （もっと読む）

少なくとも２つの実施ユニットを有する計算機システムにおいて切り替える装置および方法であって、その場合に切替え手段が設けられており、その切替え手段は、少なくとも２つの駆動モードの間で切り替えるように形成されており、その場合に第１の駆動モードが比較モードに、第２の駆動モードがパフォーマンスモードに相当する、この装置および方法は、各実施ユニットに、プログラミング可能なインターラプトコントローラが対応づけられており、かつメモリ素子が設けられており、そのメモリ素子内に、これらインターラプトコントローラの少なくとも１つのもののコンフィグレーションの少なくとも一部を記述する情報が格納されていることを、特徴としている。
（もっと読む）

少なくとも２つの実施ユニットを有する計算機システムにおける切替え方法および装置であって、その場合に切替え手段が設けられており、その切替え手段は、これら実施ユニットが少なくとも２つの駆動モードの間で切り替るように形成されており、その場合に第１の駆動モードは比較モードに相当し、第２の駆動モードはパフォーマンスモードに相当する、前記方法および装置は、インターラプトコントローラが設けられており、さらに少なくとも３つのメモリ領域が設けられており、その場合にメモリ領域へのアクセスが、少なくとも１つの第１の実施ユニットに第１のメモリ領域が対応づけられ、少なくとも１つの第２の実施ユニットには第２のメモリ領域が対応づけられ、少なくとも１つの第３のメモリ領域が少なくとも２つの実施ユニットに対応づけることができるように、行われることを特徴としている。
（もっと読む）