【課題】アナログ回路を数値演算によるシミュレーションで解析する場合において、時間的に回路構成が変化しそれぞれ異なる状態変数方程式を解く必要がある際に、１つの状態変数方程式により時間の経過とともに解析を行うと共に、クロックの１周期内の変化である過渡応答やＡＣ解析を高速で忠実に行う。
【解決手段】回路モデルに関する複数の状態変数方程式について、各期間における各状態変数方程式の時間変化を表すスイッチ変数を各期間の状態変数方程式に乗じ、スイッチ変数を乗じた各期間の状態変数方程式を加算して各状態変数について一周期内における状態変数方程式を形成する。 （もっと読む）

【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。
【解決手段】本発明に係る半導体装置の配線構造セルＨＳＣは、Ｍ３層に、プロセス基準値ｂを満たす矩形に形成されたＭ３層１９と、Ｍ３層１９からプロセス基準値ａを満たすよう離間し、口字型に形成されたＭ３層１２と、Ｍ３層１９の上にプロセス基準値を満たす矩形に形成されたＶＩＡ３層１５と、Ｍ４層にＶＩＡ３層１５に接して、プロセス基準値ｃを満たす幅で伸長した矩形に形成されたＭ４層１１と、Ｍ３層１９の下にＶＩＡ３層１５と同じ平面形状に形成されたＶＩＡ２層１６と、Ｍ２層にＶＩＡ２層１６に接して、Ｍ４層１１と同じ平面形状に形成されたＭ２層１３と、を有するものである。 （もっと読む）

【課題】ハードウェアとソフトウェアの協調動作のデバッグを効率的に行うこと。
【解決手段】シミュレーション装置１００は、ソフトウェア１０１の実行中に、ハードウェアモデル１０２にアクセスする特定の関数が実行される場合、論理シミュレータ１０３側となるＣ−ＳＶインターフェース１０４にて特定の関数の関数名を取得する。次に、Ｃ−ＳＶインターフェース１０４は、関数名を記憶領域に格納する。また、論理シミュレータ１０３も、ハードウェアモデル１０２のシミュレーションの結果を記憶領域に格納する。波形ビューワ１１１は、記憶領域に格納されたシミュレーションの結果と関数名とを、時系列で対応付けて表示する。 （もっと読む）

【課題】部品データの移動前後で、１対の回路基板の基板データでの論理的な接続関係を維持する。
【解決手段】回路設計装置が、移動対象である部品データＩＣ１ｂの接続先ネット名ＮＥＴ５，６，９，１０を、第１のコネクタ部品データＣＮ１の第１の空き端子５〜８の接続先ネット名に設定する。回路設計装置が、部品データＩＣ１ｂを第１の基板データＣ１から第２の基板データＣ２に移動させた場合、部品データＩＣ１ｂの接続先ネット名ＮＥＴ５，６を第２の基板データＣ２内のネット名と異なるネット名に変換する。回路設計装置が、変換後の部品データＩＣ１ｂの接続先ネット名Ａ＿ＮＥＴ５，６，ＮＥＴ９，１０を、第１のコネクタ部品データＣＮ１の第１の空き端子５〜８に対応する第２のコネクタ部品データＣＮ２の第２の空き端子５〜８の接続先ネット名に設定する。 （もっと読む）

【課題】低周波成分を有する電流波形データを容易に生成することのできるチップ電源モデル生成装置および方法を提供する。
【解決手段】実施形態のチップ電源モデル生成装置１は、簡易モデル生成部１１が、チップを格子状に分割した矩形領域ごとに、レイアウトデータ１０００から抽出した電源ＲＣネットワークの簡略化および電流源の配置を行い、チップの電源系の簡易モデルを生成する。単周期分電流波形生成部１２が、チップに集積された回路の動作モードごとに、上述の矩形領域ごとの１クロック周期分の電流波形を単周期分電流波形ＩＷＶとして生成する。パッド波形生成部１３が、単周期分電流波形ＩＷＶを各電源パッドに分散させ、電源パッドごとのパッド波形ＰＷＶを生成する。波形結合部１４が、指定されたモード変化およびクロック数の分、パッド波形ＰＷＶを結合する。 （もっと読む）

【課題】LSIの設計製造を通じて得られる利益を最大化するためのテスト設計を、適切に選択するためのテスト設計手段選択装置及びテスト設計手段選択方法を提供する。
【解決手段】テスト設計は、LSIのチップ面積、テスト実行時間、テストパターン生成時間、故障検出率の４つの項目に影響を与えるため、フルスキャン（FS）設計、組込み自己テスト（BIST）設計、テストデータ圧縮・展開（EDT）設計の３つのテスト設計についてこの 4つの関係をモデル化する。このモデルにより各テスト設計のトレードオフを捉え、設計製造環境に応じた設計製造コストを示し、その結果LSI 設計フローの早い段階で適切なテスト設計（DFT手法とそのパラメータ）を容易に選択できる。このテストモデルを用いることで、いくつかの設計製造環境に応じて適切にテスト設計を選択することができる。 （もっと読む）

【課題】高耐圧ＭＯＳＦＥＴのモデルにおいて、ドレイン電流の精度を広いバイアス範囲で得ることができ、シミュレーションの精度を向上させる。
【解決手段】ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、ソース領域のソース拡散層の幅とウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴ１、２と、第２のＭＯＳＦＥＴ２のソースに一端が接続された第１の可変抵抗素子３を備え、第２のＭＯＳＦＥＴ２のソースと第１の可変抵抗素子３の他端との接続点をソース端子Ｓとし、第１及び第２のＭＯＳＦＥＴの共通接続したドレイン、共通接続したゲート、共通接続したバックゲートをそれぞれドレイン端子Ｄ、ゲート端子Ｇ、バックゲート端子Ｂとするモデルを作成し、モデリング対象の高耐圧ＭＯＳＦＥＴの電気特性データに基づき、第１の可変抵抗素子３の抵抗値を調整する。 （もっと読む）

【課題】メモリ全体の動的消費電流を短時間に求めることができる設計支援装置を提供する。
【解決手段】量子化部３８は、第１の構成のメモリについての部分領域および動作モードごと第１の電流波形と、第２の構成のメモリについての部分領域および動作モードごとの第２の電流波形とを時間軸方向および振幅方向に量子化する。補間部４６は、第３の構成のメモリについての部分領域および動作モードごとの第３の電流波形を、部分領域および動作モードが同一の第１の電流波形と、部分領域および動作モードが同一の第２の電流波形との補間によって計算する。動的電流解析部４５は、動作モードごとに、補間によって得られたすべての部分領域の第３の電流波形を合算することによって、第３の構成のメモリにおける消費電流の時間変化をシミュレーションする。 （もっと読む）

【課題】テスト回路を挿入するネットを特定できること。
【解決手段】第１の生成部１ａは、設計対象の半導体集積回路の論理接続情報を用いて半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第１の情報３を生成する。第２の生成部１ｃは、半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定されたテスト困難情報６の論理接続情報から、第１の生成部１ａが生成した第１の情報３により示されるテスト回路を挿入しない論理接続情報を除外して、テスト回路を挿入する論理接続情報を示す第２の情報７を生成する。 （もっと読む）

【課題】半導体集積回路の回路面積を小さくする。
【解決手段】被試験回路２の観測対象の複数の信号線ＴＡ１〜ＴＡ４上の観測点ＴＰ１〜ＴＰ４を複数の入力端子に接続し、複数の信号線ＴＡ１〜ＴＡ４を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、複数の信号線ＴＡ１〜ＴＡ４の何れかを伝搬する値に応じた出力値を出力する論理回路（ＮＯＲ回路３，ＮＡＮＤ回路４）を設けることで、複数の観測点をＥＯＲ回路を用いて共用する半導体集積回路より回路面積を小さくできる。 （もっと読む）

【課題】半導体集積回路において、スキャンテスト時における消費電力を削減する。
【解決手段】半導体集積回路設計装置は、第１のスキャンＦＦのデータ入力端子に接続された第１のロジックコーンの入力端子数である第１の入力端子数と、第１のロジックコーンにデータを設定する第２のスキャンＦＦのデータ入力端子に接続された第２のロジックコーンの入力端子数である第２の入力端子数とを比較するデザイン解析部と、複数のスキャンＦＦのそれぞれのデータ入力端子に接続されたロジックコーンの入力端子数、および、複数のスキャンＦＦのそれぞれを第１のスキャンＦＦとした場合の前記比較結果に応じて、複数のスキャンＦＦを複数のグループに分類し、複数のグループのそれぞれに含まれるスキャンＦＦを相互に接続したスキャンチェーンを複数のグループのそれぞれについて生成するスキャンチェーン構築部と、を備える。 （もっと読む）

【課題】トランジスタの容量の各成分や配線容量を分離してパラメータを最適化することが可能な半導体装置、パラメータ最適化方法、及びプログラムを提供すること。
【解決手段】ＭＯＳトランジスタから構成されたプリミティブゲート回路１１ａを奇数段でリング状に結合した第１リングオシレータ部１１の各前記プリミティブゲート回路の出力部と電気的に接続された負荷部１２となる第１配線を有する配線負荷パターンと、第２リングオシレータ部の各プリミティブゲート回路の出力部が第２配線を介して負荷部となるＭＯＳトランジスタのゲートに電気的に接続された複数のゲート負荷パターンと、第３リングオシレータ部の各プリミティブゲート回路の出力部が第３配線を介して負荷部となる拡散層に電気的に接続された複数の拡散層負荷パターンと、を備え、複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、複数の拡散層負荷パターンは、パターンごとに容量負荷が異なる。 （もっと読む）

【課題】ＥＳＤ保護素子を有する半導体回路の回路シミュレーションを高速かつ精度よく行うことができるシミュレーション装置を提供する。
【解決手段】ＥＳＤ保護素子を有する半導体回路の動作検証を行うシミュレーション装置は、ＥＳＤ保護素子の等価回路のパラメータファイルを作成する第１のパラメータファイル作成部と、半導体回路内のＥＳＤ保護素子以外の内部回路のパラメータファイルを作成する第２のパラメータファイル作成部と、作成したパラメータファイルを記憶するパラメータファイル記憶部と、記憶したパラメータファイルを選択するパラメータファイル選択部と、選択したパラメータファイルを利用して半導体回路のネットリストを作成するネットリスト作成部と、ネットリストに基づいて半導体回路の動作検証を行うシミュレーション実行部とを備える。 （もっと読む）

【課題】所定のアルゴリズムを実現する半導体回路の性能を簡易に見積もることのできる半導体回路性能見積装置を提供する。
【解決手段】半導体回路の性能を見積もるための半導体回路性能見積装置であって、前記半導体の設計データであるソースコードを基に、アクセス先のメモリ種類別のアクセス回数を求め、該アクセス先のメモリ種類別のアクセス回数とアクセス先のメモリ種類別のアクセスコストを基に、見積性能を算出する。 （もっと読む）

【課題】ノード間を短絡したことによる貫通電流の増大を抑制することのできるスキュー調整方法を提供する。
【解決手段】パス間のスキューがスキュー制約を満たさない場合に、ドライバセルのドライバ抵抗に対する、そのドライバセルの出力ノード間の短絡抵抗の比率を示す第１判定係数αと上限値α１とを比較するステップＳ２４を有する。また、クロックソースから一方の出力ノードまでの第１遅延と、クロックソースから他方の出力ノードまでの第２遅延との差分に対する、ドライバセルの出力ノード間の遅延の比を示す第２判定係数βと下限値β１とを比較するステップＳ２５を有する。そして、第１判定係数αが上限値α１以下であり、第２判定係数βが下限値β１以上となる出力ノード間を短絡するステップＳ２７を有する。 （もっと読む）

【課題】等価回路のパラメータを正確に測定する。
【解決手段】試料のインピーダンスＺ，位相θの実測周波数特性を実測する処理２１と、Ｚの実測周波数特性での極大極小点を検出する処理２２と、極大点のみのときに試料の等価回路が第１，第２等価回路のいずれかであると特定する処理２４と、Ｚ，θの各実測周波数特性から第１，第２等価回路の各パラメータ値を算出する処理２５と、Ｚ，θの各実測周波数特性からリアクタンスの実測特定周波数特性を算出する処理２６と、第１，第２等価回路の各リアクタンスついての理論第１周波数特性および理論第２周波数特性を算出する処理２７と、理論第１周波数特性および理論第２周波数特性のうちの実測特定周波数特性に、より近似する周波数特性の等価回路を試料の等価回路として特定する処理２８と、特定した等価回路の各パラメータ値を試料の等価回路の各パラメータ値として決定する処理２９とを実行する。 （もっと読む）

【課題】ＥＭＩ低減に有効な半導体集積回路システムを提供する。
【解決手段】バスライン８上に配置された中央演算処理装置１と、演算論理装置６と、デカップリングキャパシタ形成領域１００・合成論理形成領域２００・インピーダンス形成領域３００を有する半導体集積回路４００と、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６・電源配線配置配線情報格納部２８を有する記憶装置２とを備え、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６のそれぞれの格納データに基づいて、それぞれ合成論理形成領域２００・デカップリングキャパシタ形成領域１００・インピーダンス形成領域３００における配置配線を実行する半導体集積回路システム１０。 （もっと読む）