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Fターム[5B046BA04]の内容

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【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。
【解決手段】本発明に係る半導体装置の配線構造セルHSCは、M3層に、プロセス基準値bを満たす矩形に形成されたM3層19と、M3層19からプロセス基準値aを満たすよう離間し、口字型に形成されたM3層12と、M3層19の上にプロセス基準値を満たす矩形に形成されたVIA3層15と、M4層にVIA3層15に接して、プロセス基準値cを満たす幅で伸長した矩形に形成されたM4層11と、M3層19の下にVIA3層15と同じ平面形状に形成されたVIA2層16と、M2層にVIA2層16に接して、M4層11と同じ平面形状に形成されたM2層13と、を有するものである。 (もっと読む)


【課題】配線PTの寄生抵抗を低減可能なダミーPTの設計方法を提供する。
【解決手段】切欠PT2を所定方向に所定値Δx1ずつ縮小して縮小図形4を生成し、各所定値Δx1だけ拡大してダミーPT5を生成し、該外形を抽出して矩形図形6を生成し、所定値Δx1ずつ縮小して縮小図形7を生成し、ダミーPT5から縮小図形7を論理減算して切欠図形8及び矩形図形9を生成し、切欠図形8を抽出し、該外形から矩形図形21を生成し、切欠図形8と矩形図形21とを比較して切欠図形8の切欠3の各端辺22を抽出し、所定方向に直交する方向に延在する辺23を抽出し、該辺23から矩形図形24を生成し、切欠図形8から矩形図形24を論理減算して矩形図形25を生成し、切欠図形8及び矩形図形9から切欠図形8を削除し、矩形図形9と矩形図形25とを論理加算して第1,第2のビア配置領域26,27を生成し、各ビア配置領域26,27にビア28を配置する。 (もっと読む)


【課題】解析対象回路内に設けられた素子のそれぞれに対する基板ノイズの影響を解析することができるノイズ解析モデル及びノイズ解析方法を提供すること。
【解決手段】本発明の一態様にかかるノイズ解析モデル100は、抵抗RS1〜RS4、抵抗RGB1〜RGB4及び接地抵抗RGNDを有する。抵抗RS1〜RS4は、ノイズ発生源から半導体基板を介して基板ノイズが伝搬する接続点1と、バックゲート直下の半導体基板中の点BG1〜BG4の間にそれぞれ接続される。抵抗RGB1〜RGB4は、バックゲート直下の半導体基板中の点BG1〜BG4とガードバンド4との間に接続される。接地抵抗RGNDは、ガードバンド4と接地電位との間に接続される。 (もっと読む)


【課題】部品データの移動前後で、1対の回路基板の基板データでの論理的な接続関係を維持する。
【解決手段】回路設計装置が、移動対象である部品データIC1bの接続先ネット名NET5,6,9,10を、第1のコネクタ部品データCN1の第1の空き端子5〜8の接続先ネット名に設定する。回路設計装置が、部品データIC1bを第1の基板データC1から第2の基板データC2に移動させた場合、部品データIC1bの接続先ネット名NET5,6を第2の基板データC2内のネット名と異なるネット名に変換する。回路設計装置が、変換後の部品データIC1bの接続先ネット名A_NET5,6,NET9,10を、第1のコネクタ部品データCN1の第1の空き端子5〜8に対応する第2のコネクタ部品データCN2の第2の空き端子5〜8の接続先ネット名に設定する。 (もっと読む)


【課題】LVS検証においてチップの一部にレイアウトの変更が発生した場合にレイアウト検証処理の負担を軽減すること。
【解決手段】レイアウト検証装置は、半導体集積回路のレイアウトを検証するものであり、論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第1のレイアウトデータと、を記憶する記憶部と、回路情報と第1のレイアウトデータとの比較検証においてエラーとなったことに起因して、当該第1のレイアウトデータのレイアウト領域が修正された第2のレイアウトデータを記憶部に格納する格納部と、記憶部を参照し、第1のレイアウトデータと第2のレイアウトデータとに基づいて、修正されたレイアウト領域である修正レイアウト領域を抽出する修正領域抽出部と、修正レイアウト領域と回路情報とを用いて再度の比較検証を行う比較検証部と、を備える。 (もっと読む)


【課題】故障要因を高い精度で推定する。
【解決手段】選択部12は、複数の要素のうち、複数の活性化パスが到達する要素について、複数の活性化パスのうちの一つを解析対象パスとして選択する。第1算出部13は、設計段階で得られた複数の活性化パスそれぞれの遅延分布に基づき、解析対象パスが複数の活性化パスの中で最も遅いという条件の下での、解析対象パスの遅延分布を算出する。第2算出部14は、第1算出部13によって算出された遅延分布に基づき、複数の活性化パスにおけるランダムばらつきが遅延に与える影響度合いを示す値を算出する。解析部15は、第2算出部14によって算出された影響度合いを示す値を、ランダムばらつきの影響に係る遅延要因の一つとして含む遅延解析を行なう。 (もっと読む)


【課題】 ESD耐量の低いパス及びその原因素子を安易且つ良好に特定できる検証方法及び検証装置を提供する。
【解決手段】 設計用回路データから2つの検証対象端子とその間に接続される検証対象素子を特定し、電流方向を設定し、検証対象素子の夫々を識別情報、電流方向別の特性情報及び耐量情報を記憶した素子シンボル情報を備える素子シンボルで表した等価回路データを作成し、2ノード間の特性情報及び耐量情報を記憶可能な分岐点シンボルを用い、検証対象端子に対応する分岐点シンボルを頂点とし、等価回路データをツリー構造データに変換し、素子シンボル情報に基づいて分岐点シンボル情報を作成し、頂点の分岐点シンボルの耐量情報が基準耐量以下の場合に、耐量情報に基づいて耐性が最も低い最低耐量経路と耐量制限シンボルを特定し、当該耐量制限シンボルに対応する設計用回路データの素子を特定する。 (もっと読む)


【課題】従来のようにピラーの分割単位が小数点数とならず、単位ピラートランジスタのピラーの径の変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置するレイアウトデータ作成装置を提供する。
【解決手段】本発明のレイアウトデータ作成装置は、集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な単位ピラー型トランジスタの整数単位に分割し、配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部2を備えている。 (もっと読む)


【課題】IRドロップの制約を満たしつつチップレイアウトを小型化できる半導体装置の設計方法、半導体装置の設計プログラム、半導体装置の設計装置を提供すること。
【解決手段】本発明の一態様である半導体装置の設計方法は、複数の電源用パッド及び信号用パッドを、半導体チップ上のチップコアの周囲に配置する。そして、複数の電源用パッド及び信号用パッドの数から決まるチップサイズSと、チップコアの大きさから決まるチップサイズSと、を比較する。その後、S≧Sであれば、IRドロップが制約値を満たす限り、配置した複数の電源用パッドのうちの1又は2以上の電源用パッドを削除する。 (もっと読む)


【課題】簡易にCADデータの連携を図ること。
【解決手段】設計支援装置10は、部品モデルを示す第一のCADデータを取得する。設計支援装置10は、取得されたCADデータが示す部品モデルの複数の最外側平面における部品モデルの特徴を、複数の最外側平面ごとに抽出する。設計支援装置10は、抽出された特徴が所定の条件に合致する場合に、合致する特徴に対応する最外側平面を、第二のCADデータが示すプリント板モデルに搭載する側の面として決定する。 (もっと読む)


【課題】高密度な部品の実装設計を行うことができる設計支援装置、設計支援プログラム、および設計支援方法を提供する。
【解決手段】判別部15bは、記憶部13に記憶された実装情報に基づき、設計対象の基板上に配置された第1の部品と第2の部品を実装する製造工程の前後関係を判別する。取得部15cは、第1の部品および第2の部品のうち判別部15bにより製造工程が後と判別された部品については部品を基板に実装する際に確保すべき領域を示す第1の領域情報、製造工程が前と判別された部品については部品を基板に実装した際に占有する領域を示す第2の領域情報を記憶部13から取得する。判定部15dは、取得部15cにより取得された第1の領域情報と第2の領域情報を比較して干渉の有無を判定する。 (もっと読む)


【課題】 本発明の課題は、デカップリング容量効果を最適化した回路設計を行うことを目的とする。
【解決手段】 上記課題は、回路を構成する複数のセル間のネット毎の高電位電源側及び低電位電源側の配線容量と、各入力ピンの該高電位電源側及び該低電位電源側の容量とを記憶する記憶部と、前記記憶部に記憶された前記各ネットの配線容量と、前記各入力ピンの容量とを参照して、前記構成における非動作パスに対して、セルの置換前の該セルの組み合せと、セルを置換する際の制約に従った置換後のセルの組み合せのうち、該非動作パスの信号値の遷移状態に応じた、各ネット及び各入力ピンの前記高電位電源側又は前記低電位電源側の容量を加算した総容量に基づいて、該総容量が最大となるセルに置換することによって、デカップリング容量効果を最適化する最適化処理部と、を有する回路設計装置により達成される。 (もっと読む)


【課題】レイアウトデータの検証を行うLVS処理やDRC処理と、OPC処理には、プログラムの実装に重複(冗長)な処理が存在する。そこで、これらの処理を、統合することも考えられる。しかし、そのような統合を実際に行えば、プログラムの変更が大規模になり、半導体設計装置のコストを上昇させてしまう。そのため、既存のリソースを有効活用しつつ、OPC処理の処理スピードを向上させた半導体設計装置が、望まれる。
【解決手段】半導体設計装置は、半導体集積回路のレイアウトデータの検証を行うレイアウトデータ検証部と、レイアウトデータ検証部が生成するOPC処理用中間データを用いて、OPC処理を行うOPC処理部と、を備えている。 (もっと読む)


【課題】マクロ出力の後段の回路の動作情報を回路単位で補正することにより、回路全体の消費電力解析の精度を向上させる。
【解決手段】解析対象の回路100のサイクルベース論理シミュレーションにより得られた回路動作情報と、回路100に含まれる特定のマクロ101の動作情報に対する動作補正情報と、に基づき回路100内のマクロ101の動作情報を補正し、回路100内の各信号の動作情報を確定する際に、補正後の動作情報をマクロ101の後段の回路102に確率伝搬させて後段の回路102の動作情報を確定し、確率伝搬させた動作情報を用いてマクロ101の後段の回路102の消費電力を求める。 (もっと読む)


【課題】実際の装置の動作に即した電流消費をシミュレーションすることを実現する。
【解決手段】装置の各構成要素をハードウェア記述言語によってモデリングした各デバイスモデル(電源制御IC105、CPU106、メモリ107、LCD108および無線部109)から各自の動作状況に応じて変化する電流消費情報CCD1〜CCD5を出力させ、これら電流消費情報CCD1〜CCD5を電流監視回路101に入力することで装置全体の電流消費を把握し、実際の装置の動きにあわせた電流消費シミュレーションを可能にする。 (もっと読む)


【目的】厳しい設計制約を設けることなく、階層化された複数のセルを有するパターンデータに対して所定の処理を効率的に行う。
【構成】共通侵入領域算出処理部205は各セル毎に外部パターンが当該セルに侵入する領域を共通侵入領域として当該セルに関連付ける。影響範囲算出処理部214は共通侵入領域に基づき、パターンデータに対する所定の処理の内容に応じて、各セルの中で外部パターンとともに前記所定の処理を行う必要のある領域を当該セルの影響範囲として算出する。共通データ領域算出処理部215はセルのデータ存在領域から当該セルの影響範囲を除外した領域を当該セルの共通データ領域として算出する。図形処理部206は各セルの共通データ領域については前記所定の処理を一度行い、影響範囲については当該セルに侵入する外部パターンとともに前記所定の処理を行うことにより、パターンデータに対する前記所定の処理を行う。 (もっと読む)


【課題】複数の階層ブロックが互いに重なり合うことを許容しつつレイアウト設計を行う際に、設計期間の長期化を防ぐこと。
【解決手段】複数の内部要素をそれぞれ含む複数の階層ブロックを、内部要素を割り当て可能な内部要素リソースが配置された実装領域に対してレイアウトする場合に、第1の階層ブロックと第2の階層ブロックとが重複領域において重なり合うとき、第1の階層ブロックの内部要素のうちの重複領域に含まれる第1の内部要素の個数と、第2の階層ブロックの内部要素のうちの重複領域に含まれる第2の内部要素の個数との合計が、重複領域に含まれる内部要素リソースの個数以下となるように、第1の階層ブロックおよび第2の階層ブロックを配置し、第1の内部要素の個数と第2の内部要素の個数との比に応じて、重複領域に含まれる内部要素リソースを、第1の階層ブロックと第2の階層ブロックに割り当てる。 (もっと読む)


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