【課題】ＳｏＣ回路の場合であっても、機能記述ファイルに基づいてデジタル回路がそれ自体の出力変数（温度など）を計算できるようにする。
【解決手段】デジタル回路の機能記述を含むファイル１４に基づいたデジタル回路シミュレータ１２とシミュレータ１２に供給されるテストベンチ２６を実行する時にデジタル回路から出力変数３０’を予想する手段２８とイベントカウンタ３４’とを含み、イベントは、テストベンチ２６を実行する時にシミュレータ１２によって提供された制御信号を用いて検出される。システムは、イベントカウンタからの出力データを用いてデジタル回路の出力変数３０’を計算するモデルを反復して最適化することによって、イベントカウンタ３４’の一部を選択する手段４０、４４とイベントカウンタの選択された部分及び最適化された計算モデルを登録する手段４０、４４とを更に含む。 （もっと読む）

【課題】半導体デバイスのシミュレーションに必要なパラメータを読み出すための構成を簡素化する。
【解決手段】ハードウェア記述言語に基づく論理回路が形成された半導体デバイス（102）のエミュレーションのための信号をデバイスへ入力する手段（140）と、論理回路に対応したハードウェア記述言語によりシミュレーションを実行する手段（110）と、シミュレーションに係るパラメータをデバイスから取得する手段（107）と、取得したパラメータをシミュレーションに適用する手段（111）と、パラメータ取得前に論理回路を修正する手段（130）とを備える。論理回路を修正するとき、その論理回路にてパラメータを記憶する記憶素子がリング型のシフトレジスタとして動作するためのバイパス配線（101A）と、バイパス配線を介して各記憶素子のパラメータを読み出す読出部（101B）とを付加する。 （もっと読む）

【課題】トランスポートモデルを用いた論理シミュレータにおいて、スパイクの影響を論理動作の結果から確認できるようにする。
【解決手段】この論理シミュレーション装置では、２つの標準遅延フォーマット（ＳＤＦ）ファイルを用いて論理シミュレーションを実行し、その結果を比較することにより、スパイクが被シミュレーション回路に及ぼす影響を確認することができる。一方のＳＤＦファイルは、被シミュレーション回路を構成する論理ゲートと配線の理想的な遅延時間情報を記述したものである。そして、他方のＳＤＦファイルは、論理ゲートの立ち上がりおよび立ち下がりの遅延時間が、互いに同一の値に設定されており、配線の立ち上がりおよび立ち下がりの遅延時間が、互いに同一の値に設定されている。すなわち、スパイクのパルス幅が変化したり、スパイク自体が消滅したりしないように設定されている。 （もっと読む）

【課題】処理負担を軽減させることができるシミュレーション装置及びシミュレーション方法を提供する。
【解決手段】シミュレーション装置のコンピュータ１１は、メモリ１１１と、遅延除去部１１２と、波形比較部１１３と、を備える。メモリ１１１は、対象回路を構成する素子の遅延情報を格納する。遅延除去部１１２は、素子による遅延を考慮した対象回路のシミュレーション結果である遅延シミュレーション波形から、遅延情報に基づいて、素子による遅延を除去した遅延除去済み波形を生成する。波形比較部１１３は、遅延除去済み波形と、素子による遅延を考慮しない対象回路のシミュレーション結果である無遅延シミュレーション波形と、を比較し、比較結果を出力する。 （もっと読む）

【課題】アサーションの修正作業の効率化を図ること。
【解決手段】アサーションＡ５は、対象回路ＤＵＴの設計情報１０１によるシミュレーションで不成立となったアサーションである。修正装置１００で分解されたプロパティｐ１〜ｐ４は、アサーションＡ５の論理構造にしたがって木構造データＴ５となる。プロパティｐ１〜ｐ４は、テストベンチ１０２に組み込まれ、対象回路ＤＵＴのシミュレーションにより、成立、不成立が判断される。修正装置１００は、プロパティｐ１に、「｜｜Ｘ」を追加することで、プロパティｐ１を修正する。したがって、修正後にシミュレーションすると、クロックの立ち上がり時に、レジスタＲｂ，Ｒｃのビット値Ｂ，Ｃは「０」、レジスタＲｘのビット値Ｘは「１」になった場合、修正プロパティＰ１は成立する。 （もっと読む）

【課題】シミュレーション時間の短縮化を図ること。
【解決手段】検証支援装置が、検証対象回路の回路情報に所定入力パターンを与えるシミュレーション１０１のうちの（１）の実行中に、ＣＤＣジッタＪ１を検出する。検証支援装置が、ＣＤＣジッタＪ１の検出時のシミュレーション１０１の実行状態を複製する。検証支援装置が、複製されたシミュレーション１０１の実行状態のうちの第２のクロックドメイン内の素子の出力を、検出された出力値と異なる論理値に設定する。検証支援装置が、設定後の実行状態に基づくシミュレーション１０２（第２のシミュレーション）をシミュレーション１０１と排他的に実行する。論理シミュレータは複数のシミュレーションを並列実行できないため、論理シミュレータがいずれか一方のシミュレーションを実行中には他方のシミュレーションの実行は待機する。 （もっと読む）

【課題】煩雑な手間や時間をかけることなく、シミュレーション用インターフェースモデルと動作合成用インターフェースモデルとを等価性を保ったまま相互に変換することが可能なモデル変換装置、モデル変換方法、およびプログラムを提供する。
【解決手段】固定された記述スタイルのシミュレーション用インターフェースモデルおよび固定された記述スタイルの動作合成用インターフェースモデルの各代数表現を変形し変形後の代数表現の双方が一致すれば数学的にモデルに等価性があるとして、モデルの相互変換を行う処理部を有し、処理部は、代数的に等価性を保つ以下の３つの操作ａ，ｂ，ｃによる階層チャネルおよび集約チャネルモデル変換の相互等価変換を行う。ａ：ペイロード公開、およびペイロード隠蔽操作の相互等価変換、ｂ：インターフェースおよびチャネル分解、およびインターフェースおよびチャネル集約、ｃ：プロセスリマッピング操作。 （もっと読む）

【課題】ＲＴＬでの非同期インターフェースの検証を可能とする。
【解決手段】非同期インターフェース検証装置は、タイミング変更部１２０と、シミュレーション部１２１とを具備している。タイミング変更部１２０は、非同期インターフェースのＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）検証において、ＲＴＬ１００における非同期インターフェースの同期化部（Ｆ／Ｆ）の動作タイミングをクロックサイクルベースで変化させる。シミュレーション部１２１は、前記動作タイミングを変化させたＲＴＬを用いてシミュレーションを実行し、非同期インターフェースが正常な動作をするか否かを検証する。 （もっと読む）

【課題】検証する範囲を少なくして、検証コストや検証時間の増大を抑制する。
【解決手段】抽出部１２が、第１のクロック信号で動作する回路部２１と、第２のクロック信号で動作する回路部２２とを含む検証対象回路（論理回路２０）から、ハンドシェイクの手順に従って回路部２１と回路部２２間でのデータの送受信を行うハンドシェイク部２３を抽出し、検証部１３が抽出されたハンドシェイク部２３の信号が、その手順を満たすかを検証し、手順を満たさない信号があるとき、回路部２１と回路部２２のうち当該信号を出力する側で、当該信号が手順を満たさなくなる条件が回路動作時に起こり得るか検証する。 （もっと読む）

【課題】不定値を適切に扱うことができるソフトウェアシミュレーションを実現するシミュレーション装置、シミュレーション方法、及びプログラムを提供すること
【解決手段】所定回路シミュレータ９０は、所定の回路（たとえばフリップフロップ回路、メモリ回路）の動作を模擬（シミュレーション）する。不定値変換手段３０は、所定回路シミュレータ９０からの出力が不定値である場合に"０"または"１"に変換して後段のシミュレータに出力する。 （もっと読む）

【課題】 本発明の課題は、検証仕様に従った経路探索の結果を用いて、経路外のブロックの動作の抽象度を変更することにより高速にかつ適切にシミュレーションを行えるようにすること。
【解決手段】 上記課題は、コンピュータによって実行される設計検証方法であって、複数のブロックで構成される回路の検証に係る端子情報に基づいて、記憶部に格納されたネットリストを参照することによって、該ブロック間の接続関係に従って経路を探索し、前記ネットリスト内に記述される、前記探索された経路外のブロックの動作の抽象度を変更することを特徴とする設計検証方法により達成される。 （もっと読む）

【課題】回路検証に用いるシナリオ等のプログラムを効率的に開発する。
【解決手段】コンピュータが、検証対象に対する命令を記述したシナリオ（Ｓ６５）の所定記述部分の命令実行を制限する制限情報を含んだ設定制限リスト（Ｓ６７）を用い、その内容を示すシナリオチェッカ（Ｓ６９）を生成する。コンピュータは、検証対象のシミュレーション（Ｓ７４）において、シナリオ（Ｓ６５）の上記所定記述部分の命令実行時に、シナリオチェッカ（Ｓ６９）を用いて当該命令が制限情報を含むか否かチェックし、その結果（Ｓ７５）を出力する。 （もっと読む）

【課題】ユーザ仕様依存のマルチサイクルパスを短時間で自動検出するマルチサイクルパス検出装置を提供する。
【解決手段】マルチサイクルパス検出装置１０は、ＲＴＬデータとネットリストとのいずれかと、ＲＴＬシミュレーションで使用されたユーザ検証パタンとを基に論理検証を実行する論理検証部１１と、前記論理検証の結果に基づき、半導体集積回路のパスを特定パスとして特定し、かつ、特定パスの始点のデータ値と終点のデータ値との比較を行う始点終点データ比較部１２と、特定パスを伝搬する０と１とのいずれかのデータでありクロック信号のサイクル数をデータ幅とするデータを対象として、始点終点データ比較部１２によるデータ比較結果に基づき、最小のサイクル数を示すデータ幅最小値を抽出するデータ幅最小値抽出部１３と、データ幅最小値に応じて、特定パスにおけるマルチサイクル数を決定するマルチサイクル数決定部１４とを備えた。 （もっと読む）

【課題】設計フローの最小限の変更のみでスピントロニクス論理集積回路の設計体系を確立する。
【解決手段】論理集積回路のＣＡＤシステムは、ハードウェア記述言語で記述された動作記述レベルあるいは論理ゲートレベルの論理集積回路ネットリストから、論理合成ツールの入力となるスピントロニクス論理ゲートを含む動作レベルの論理集積回路ネットリストへの変換手段を含む。変換手段は、指定される不揮発化対象の論理信号を入力とする組み合わせ回路の一部をスピントロニクス論理回路に変換する。 （もっと読む）

【課題】集積回路装置が仕様通りとなっているかの検証の容易化を図る。
【解決手段】集積回路装置１０は、マスターモジュール１１と、マスターモジュール１１に接続されたインターコネクト１２と、インターコネクト１２によってマスターモジュール１１の接続先とされるスレーブモジュール１３を含む。集積回路装置１０は更に、そのスレーブモジュール１３に対してインターコネクト１２から送信されてくる読み出し命令信号を受信する固定値応答回路１４を含む。インターコネクト１２から読み出し命令信号を受信した固定値応答回路１４は、インターコネクト１２によってマスターモジュール１１の接続先とされたスレーブモジュール１３固有の固定値を、インターコネクト１２に送信する。この固定値に基づき、接続先が仕様通りか否かを検証する。 （もっと読む）

【課題】必要な波形データの取得ができ、かつ、シミュレーション時間を短縮することができる消費電力検証支援装置を提供することである。
【解決手段】実施の形態の消費電力検証支援装置は、消費電力概算部と、比較判定部と、遅延制御部と、ダンプ処理部とを有する。消費電力概算部は、指定信号を観測する第１のシミュレーションの所定時間毎に消費電力を概算する。比較判定部は、消費電力概算部で概算された消費電力の概算値を閾値と比較し、比較結果から所定時間毎にダンプ処理を行うか否かを判定する。遅延制御部は、全信号を観測する第２のシミュレーションを第１のシミュレーションに対して所定時間遅延させて実行させる。ダンプ処理部は、比較判定部の判定結果に基づき、ダンプ処理を行うと判定された所定時間の間の全信号の波形データを記録する。 （もっと読む）

【課題】論理シミュレーションに基づく論理回路の検証に要する時間を削減すること。
【解決手段】論理回路検証装置は、複数のモジュールを有する論理回路に対する論理シミュレーションを行うとともに、該複数のモジュールのそれぞれに対するコード・カバレッジ（コードの網羅率）を取得する論理シミュレータと、複数のモジュールのそれぞれに対するコード・カバレッジを参照し、コード・カバレッジが所定の割合よりも低いモジュールに対して第１のＨＤＬコードを用いるとともに、それ以外のモジュールに対して第１のＨＤＬコードに対するモデルよりも抽象度の高いモデルに基づく第２のＨＤＬコードを用いて論理シミュレーションを行うように、論理シミュレータに指示するカバレッジアクセラレータと、を備えている。 （もっと読む）

【課題】内部バスの検証モジュールを有する半導体デバイスを提供する。
【解決手段】内部バスと、第１の接続点において前記バスに接続されたマスターと、第２の接続点において前記内部バスに接続され、前記マスターと通信可能に設けられたスレーブと、検証モジュールとを備えた半導体デバイス。前記検証モジュールは、前記マスターが前記スレーブに供給した制御信号を検出し、当該検出信号に基づいて、前記内部バスの通信量に関するデータを生成する。前記制御信号は、前記マスターが前記スレーブを制御するための信号であって、例えば、書き込み信号、読み出し信号、バースト信号等を含む。前記検証モジュールは、各制御信号がアサートされた回数に基づいて、前記内部バスの通信量に関するデータを生成してもよい。前記検証モジュールは、前記内部バスに接続された検証用マスター及び検証用スレーブをさらに有してもよい。 （もっと読む）

【課題】パワードメインを自動作成する。
【解決手段】設計された回路が仕様を満たしているか否かを評価するための機能シミュレーション処理（９）と、上記機能シミュレーション処理の結果に基づいて、活性化タイミングが所定の範囲内で揃う論理ブロック毎にクラスタ分割することでパワードメインを得るクラスタ分割処理（１０）とがコンピュータで行われる。これにより、パワードメインは、コンピュータで行われる処理によって得られるため、人手（設計者の手作業）によって求める場合に比べてパワードメインの最適化を図ることができる。 （もっと読む）

【課題】回路について定義したシナリオ外でのバグの特定の容易化を図ること。
【解決手段】クロックＣｌｋの立ち上がりクロックタイミングｔ５では、レジスタＲの値が「３」から「５」に変化しているが、いずれのアサーションＡ１，Ａ２どおりではない予期しない変化である。具体的には、その１サイクル後の立ち上がりクロックタイミングｔ６において、レジスタＲの値「５」と期待値Ｒ＿ｓｐｅｃの「３」が不一致となるため、アサーション外でのレジスタＲの値の変化であるとしてエラー検出される。このように、アサーションＡ１，Ａ２で定義されていないシナリオで発生するバグが検出できるため、アサーションにより検証対象回路の振る舞いを網羅できない場合であっても、バグの検出が可能となる。そして、検証者が、特定されたバグについてデバッグすることで、検証対象回路についてアサーション外でレジスタＲの値が変化しないことを保証することができる。 （もっと読む）