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Fターム[5B060CC00]の内容

メモリシステム (7,345) | アクセスタイミング制御 (460)

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【課題】半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法を提供する。
【解決手段】高容量メモリに適した運用ポリシーを採用した半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法に係り、該メモリモジュールは、多数の領域を有するメモリセル・アレイをそれぞれ具備し、コマンドに応答し、多数の領域を駆動する複数の動的メモリ装置、及びモジュール上に配され、複数の動的メモリ装置に連結され、コマンドに応答し、多数の領域それぞれの動作に影響を与えるために、それぞれの領域に係わるメモリ装置動作パラメータを保存するためのメモリ装置動作パラメータ保存回路を含むDRAM管理部を具備することを特徴とする。 (もっと読む)


【課題】メモリ・アクセス速度のダイナミックな制御を実現する。
【解決手段】アクセス速度が調節されることができるメモリ・システムは、メモリ及びメモリ・コントローラ104を含むことができる。メモリ・コントローラは、メモリをアクセスするために複数の制御信号を発生させるため、そして、メモリ・システムの動作に関係するパラメータの関数としてメモリ・アクセス速度を変更するために複数の制御信号間のタイミングを調節するために構成される。 (もっと読む)


【課題】電子デバイスの性能改善のための電子デバイスコントローラを提供する。
【解決手段】本発明の電子デバイスコントローラは、電子デバイスの動作と状態とに関する細部情報に基づいて電子デバイスの性能を計算する計算部と、計算部によって計算された電子デバイスの性能に基づいて、細部情報のうち少なくとも一つをチューニングするチューニング部と、を含みうる。電子デバイスコントローラは、電子デバイスの動作に関連した細部情報及び性能情報をユーザに提供することができ、さらに、細部情報をチューニングして、電子デバイスの性能を改善することができる効果がある。 (もっと読む)


【課題】数十年以上の単位で記録データを長期的に安定に保存でき、しかも保存データを確実に読み出し可能なメモリ装置を提供する。
【解決手段】第1回路200は、データ記録回路210に対するデータの書き込みおよび読み出し制御を行い、所定のイベントの発生によりデータ記録回路への読み出し・書き込み信号を第1レベルに設定してデータの書き込み禁止となるように制御する書き込み読み出し制御回路230と、書き込みが禁止されたデータ記録回路からの読み出しデータを第2回路に転送する長期信頼性読み出し制御回路240と、非書き込み禁止時には書き込み読み出し制御回路を通してデータ記録回路に対するデータの書き込みおよび読み出しを行う第1経路を選択し、書き込み禁止時には、長期信頼性読み出し制御回路を通してデータ記録回路からのデータの読み出しを行う第2経路を選択するセレクタ250と、を含む。 (もっと読む)


【課題】複数のメモリを単一のメモリとして機能的に動作させる。
【解決手段】メモリにおいてセレクト信号を受信すること、上記メモリにおいて複数のアドレスビットを受信すること、上記セレクト信号がアクティブであるかどうかを識別すること、上記複数アドレスビットにおける第1ビットが第1値を有するかどうかを識別すること、および、上記セレクト信号がアクティブであり、上記第1ビットが上記第1値を有する場合のみ、上記メモリをアクティブにすることを含む。 (もっと読む)


【課題】NANDフラッシュメモリ専用のI/F や高速SRAM I/Fを設置せずとも、NANDフラッシュメモリを高速にアクセスすることができるメモリコントローラを提供する。
【解決手段】SDRAM I/F および第1のデータバッファを有するホストコンピュータ10、SDRAM 12がシステムバス11に接続され、システムバスにはNANDメモリコントローラ20を介してNANDフラッシュメモリ13が接続されている。メモリコントローラは、第2のデータバッファを有し、NANDフラッシュメモリからホストコンピュータへリードバーストデータブロックを転送する期間中に無効データを転送する。ホストコンピュータは、メモリコントローラから転送される有効データを第1のデータバッファに書き込み、ライトバーストデータブロックを第2のデータバッファに転送して書き込み、かつライトバーストデータブロックを有効データ転送クロックサイクルにシステムバスに出力する。 (もっと読む)


メモリ回路システムを提供する。一実施形態においては、インタフェース回路が複数のメモリ回路及びシステムと通信できる。使用時、インタフェース回路は、メモリ回路の命令スケジューリングにおける制約を減少させるため、メモリ回路及びシステムをインターフェースするように動作する。別の実施形態では、インタフェース回路が、複数のメモリ回路、及びシステムと通信することができる。使用時、インタフェース回路は、システムとメモリ回路との間で伝達される命令に関連付けられているアドレスを変換するように動作する。更に別の実施形態では、少なくとも1つのメモリ積層体が、複数のDRAM集積回路を備えている。DRAM集積回路とホストシステムの間で1つ以上の物理パラメータを変換する目的で、ホストシステムに結合されたバッファ回路を使用して、ホストシステムにメモリ積層体をインターフェースする。 (もっと読む)


【課題】基板の製造時に特性インピーダンス測定検査を省略することによって製造コストの低減化が図れ、ボード組立時及びシステム立ち上げ時の調整時間の効率化が図れ、また、動作品質の高いメモリ制御システムを提供すること。
【解決手段】別ボードにメモリを実装するメモリ制御システムであって、メモリ制御コントローラがデータバスの経路を選択し、動作環境を制御可能であり、前記システム上で使用するメモリモジュールが無いと判断すると、自動的に実メモリと等価な負荷回路モジュールにパスを切り替えたボードに最適な伝送路のインピーダンス制御と動作環境設定とを可能とし、最適な設定値が得られないと判断されるとエラー通知する機能を有する。 (もっと読む)


【課題】画像データを処理する際、当該画像データ処理を同期させるタイミング信号および画像データが受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断するタイミング信号生成回路およびそれを備えた画像処理装置を提供する。
【解決手段】本画像処理装置のタイミング信号生成回路311は、タイミング信号HSYNCを生成しこれに同期してリフレッシュカウント停止信号RCSTOPを生成する。リフレッシュカウンタ211は、基本クロックCLKの計数結果を示すリフレッシュカウント信号COUNTを生成し、上記リフレッシュカウント停止信号RCSTOPのアクティブ期間中は計数を停止する。リフレッシュ制御回路212は、リフレッシュカウント信号COUNTが所定値を示すときにDRAM11をリフレッシュするので、タイミング信号HSYNCとリフレッシュ動作とのオーバーラップを避けることができる。 (もっと読む)


【課題】費用を殆ど掛けることなくリフレッシュ時のリップルをできるだけ低減することができる半導体集積回路を、提供する。
【解決手段】印刷装置10内のメモリコントローラ193は、1つのDRAMデバイス(15,16)についてみると、標準的な78μsの間隔でリフレッシュを要求し、4つのDRAMデバイス(15,16)についてみると、そのリフレッシュ要求のタイミングをDRAMデバイス毎に1.95μsずつずらす。 (もっと読む)


ローカルデータをシリアル化して、それをシリアル化したフィードスルー・データと選択的にマージしてシリアルデータストリームを出力して、パラレル−イン−シリアル−アウト(PISO)シフトレジスタ、マルチプレクサ、及び、トランスミッタを備える集積回路。PISOシフトレジスタは、ローカル・データバス上のパラレルデータを、シリアル化されたローカルデータにシリアル化する。マルチプレクサは、シリアル化されたローカルデータ及びフィードスルー・データを選択的にマージしてシリアルデータストリームにする。トランスミッタは、シリアルデータリンク上にシリアルデータストリームをドライブする。本発明の他の実施形態において、メモリモジュールのための方法は、入力シリアルデータストリームを受信することと、マージイネーブル信号に応じて、データのローカル・フレーム及びデータのフィードスルー・フレームを一緒にマージして出力シリアルデータストリームにすること、そして、次のメモリモジュール又はメモリコントローラにノースバウンドデータ出力上の出力シリアルデータストリームを送信すること、を含む。 (もっと読む)


【課題】メモリ装置及びメモリ装置の動作方法が開示される。
【解決手段】デューアルポート機能を有するメモリ装置は、スイッチング部、第1経路、第2経路、及びメモリセルアレイを含む。スイッチング部は、データピンを通じて伝送されたデータをクロックの先端部及び後端部に応答してそれぞれ第1及び第2ポートに割り当てる。第1及び第2経路は、第1及び第2ポートに割り当てられたそれぞれ第1及び第2データを伝送する。メモリセルアレイは、第1及び第2経路を通じて伝送された第1及び第2データを保存する。このようにすることにより、モバイル応用装置で同時に少なくとも2つのメモリアクセス要請時、メモリ装置のピン数を増加させることなく、デューアルポートを具現することができる。又、ピン数を増加させることなくデューアルポートを具現することによって消費電力が減少される。 (もっと読む)


【解決手段】ディジーチェーン型メモリトポロジに関する手法であって、該手法では、メモリモジュール(DIMM)からの応答の受信タイミングの予測に加えて、メモリコントローラは、それが送ったコマンドが、宛先のDIMMで何時実行されるかを効果的に予期できる。DIMMのコマンド遅延ユニットにおけるDIMM固有コマンド遅延をプログラミングすることで、本開示に基づくコマンド遅延バランシング手法は、メモリチャンネルにおける全てのDIMMに渡ってコマンド信号の実行を「規格化」又は「同期化」する。コマンドの実行タイミングを予測するこのような能力によって、メモリコントローラは、ディジーチェーン型チャンネル上の全てのDRAMデバイス(即ちメモリモジュール)の電力プロファイルを効率的に制御できる。また、DIMMにおける個別のDIMM固有応答遅延ユニットが、応答経路でDIMM固有応答補償を与えるようにプログラムされて、さらに、メモリコントローラが、それによって先に送られたコマンドへの応答を受信するタイミングを正確に確かめることを可能とし、故に、応答のさらなる処理がより良く管理可能となる。 (もっと読む)


メモリモジュールは、いくつかのメモリ装置に結合されているメモリハブを含む。メモリハブは、例えばページヒット率、プリフェッチヒット、および/またはキャッシュヒット率など、1つまたは複数のシステム測定基準を追跡する少なくとも1つのパフォーマンスカウンタを含む。パフォーマンスカウンタは、パフォーマンスカウンタによって追跡されたシステム測定基準に基づいてその動作を調整するメモリシーケンサと通信する。
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