【課題】第１のポートと第２のポートとを有するデュアルポートメモリを動作させる方法を提供すること。
【解決手段】上記方法は、第１のポートにおいて、第１のメモリアクセス要求と、関連付けられた第１のクロック信号とを受信することと、第２のポートにおいて、第２のメモリアクセス要求と、関連付けられた第２のクロック信号とを受信することと、制御回路を用いて第２のクロック信号の立ち上りクロックエッジを検出することに応答して、第３のクロック信号を生成し、かつ第２のメモリアクセス要求にサービスを提供することと、第２のメモリアクセス要求がサービスを提供されている間に、第３のクロック信号を用いて第１のメモリアクセス要求をサンプリングすることとを含む。デュアルポートメモリは、単一ポートメモリ要素のアレイを含む。 （もっと読む）

【課題】装置を消費電力の少ないスリープモードに移行する際に、不要電磁雑音の影響を抑制しつつ、不要電磁雑音のピークを低減する効果があるがスペクトル拡散しない場合に比べ消費電力が大きくなるＳＳＣＧの消費電力を低減して装置全体を省電力にする。
【解決手段】スリープモードに移行する際にＳＤＲＡＭをセルフリフレッシュ状態に遷移させた後、ＳＳＣＧをスペクトル拡散されていないクロック信号を出力するモードに移行させる。 （もっと読む）

【課題】第１および第２のポートを有するデュアルポートメモリを提供する。
【解決手段】デュアルポートメモリは、単一ポートメモリ要素のアレイ２２と、アレイに連結されており、かつアレイからデータを読み取り、アレイにデータを書き込むように動作可能である制御回路３０と、第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器６０−Ａと、第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器６０−Ｂと、制御回路、並びに第１および第２の要求生成器に連結されている仲裁回路６４とを含み、仲裁回路は、同期モードで動作可能であり、同期モードにおいて、第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御される。 （もっと読む）

【課題】ライトレベリング時において、初期化時間が長くなることを回避する。
【解決手段】ライトレベリング制御部２５０は、ＤＱＳ制御部２４２とＤＱ制御部２４４の遅延量を、まず、１クロックサイクル未満の範囲内で調整する。そして、夫々のＳＤＲＡＭ２８２に対して、期待値データ列のライト後にリードを行って得たリードデータ列と期待値データ列とを比較し、比較結果に応じて、ＤＱＳ制御部２４２とＤＱ制御部２４４の遅延量を、クロックサイクル単位で調整する。上記ライト時に、ＤＱＳ制御部２４２が規格により定められたバースト長より「２×Ｍ」クロックサイクル長い（Ｍ：１以上の整数）データストローブ信号ＤＱＳを出力し、ＤＱ制御部２４４が上記バースト長に合致する個数の期待値データ列の前後にＭ個ずつデータを加えて出力するように制御する。 （もっと読む）

【課題】リセット信号線を接続するための端子や配線等の回路構成がなく、簡易な構成をもつ記憶装置、カートリッジ、通信システムおよび記憶装置の制御方法を提供すること。
【解決手段】記憶装置２０は、クロック信号ＳＣＫおよびデータ信号ＳＤＡが入力され、リセットにより初期化された後にクロック信号ＳＣＫに同期したデータ通信を開始するよう構成されている。この記憶装置２０は、クロック信号ＳＣＫがハイのレベルを維持する期間において、データ信号ＳＤＡに複数回のレベル変化を生じたか否かを判定し、複数回のレベル変化を生じていた場合に、記憶装置２０のリセットを実行するリセット処理ユニット２７を備えている。 （もっと読む）

【課題】クロックデューティサイクルを訂正し、出力遅延調整を実行するシステム及び方法が、スレーブデバイスとして動作するシリアル接続のデバイス用に提供される。
【解決手段】マスタデバイスは第1のスレーブデバイスにクロックを供給する。各スレーブデバイスは、クロックを順に次のスレーブデバイスに送る。最下位のスレーブデバイスは、クロックをマスタデバイスに戻す。マスタデバイスは、送出クロックと帰還クロックとを比較し、デューティサイクル訂正又は出力遅延調整が必要かどうかを判定する。必要ならば、マスタデバイスは、スレーブデバイスに対するコマンドを生成し、出力して、デューティサイクル又は出力遅延調整を実行する。スレーブデバイスはそれぞれ、デューティサイクル訂正又は出力遅延調整を実行する回路を有する。実装形態では、各スレーブデバイスはメモリデバイスであり、マスタデバイスはメモリコントローラである。 （もっと読む）

【課題】メモリアクセス回路の回路規模及び消費電力の増加を抑え、且つ、タイミングマージンを減少させることなく、メモリアクセス回路のクロックスキューを補正する。
【解決手段】メモリアクセス回路１４は、パラレルインタフェースを有するメモリと、メモリへのアクセスを命令するメモリアクセスコマンドを発行するシステム回路１２と、に接続される。メモリアクセス回路１４は、位相同期回路１４１と、第１ファイクロックツリー１５１と、第１及び第２遅延同期回路１４２及び１４３と、第１及び第２位相検出回路１４７ａ及び１４７ｂと、マスタ遅延同期回路１５５と、を備える。マスタ遅延同期回路１５５は、基準クロック信号をカウントして、遅延補正信号を生成する。第１及び第２遅延同期回路１４２及び１４３は、それぞれ、第１及び第２検出信号に基づいて補正方向を決定し、遅延補正信号に基づいて補正量を決定する。 （もっと読む）

【課題】コマンド／アドレス・カリブレーション方法、それを採用するメモリ装置及びメモリシステムを提供する。
【解決手段】該メモリ・コントローラは、クロック信号と、第１コマンド／アドレス信号とを伝送し、該メモリ装置は、クロック信号と共にモードレジスタ信号を受信し、内部クロック信号に応答し、コマンド／アドレスバスを介して受信される第１コマンド／アドレス信号によって、第２コマンド／アドレス信号を発し、メモリ・コントローラで、第１コマンド／アドレス信号と第２コマンド／アドレス信号とを比較し、パス／フェイル信号を発し、パス信号の中間を、コマンド／アドレス信号のウインドウ中間と判断し、クロック信号の立ち上がりエッジ／立ち下がりエッジに、コマンド／アドレス信号のウインドウ中間が位置するように、コマンド／アドレス信号を発してメモリ装置に提供する。 （もっと読む）

【課題】常に安定して読出し動作が行えるようにする。
【解決手段】パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う半導体装置は、ストローブ信号を可変可能な遅延時間分遅延させる第１の位相制御回路と、第１の位相制御回路で遅延させたストローブ信号を、可変可能な遅延時間分遅延させる第２の位相制御回路と、第１の位相制御回路で遅延させたストローブ信号のエッジでパラレルデータ信号を保持する第１の保持回路と、第２の位相制御回路で遅延させたストローブ信号のエッジでパラレルデータ信号を保持する第２の保持回路と、第２の保持回路がパラレルデータ信号の信号変化点で保持動作を行うように第１の位相制御回路の遅延時間を調整する制御回路と、を備える。 （もっと読む）

【課題】伝搬遅延およびＰＶＴ条件の変化時に高信頼性のデータ転送を可能とするデータ処理システムを提供する。
【解決手段】同期データ処理システムはデータを格納するメモリモジュールと、メモリモジュールに接続されたメモリコントローラとを備える。メモリコントローラのクロックインバータは入力クロック信号を受信し反転クロック信号をメモリモジュールに提供する。反転クロック信号によってメモリモジュール到達前の第１の伝搬遅延がメモリクロック信号として与えられる。メモリモジュールに接続された書込データバッファは入力クロック信号に応答してメモリモジュールにデータを提供する。メモリモジュールに接続された非同期先入れ先出しバッファはメモリクロック信号をバッファにフィードバックすることによって生成されるフィードバック信号に応答してメモリモジュールからデータを読み取る。 （もっと読む）

【課題】連続するカラムコマンドに対応するカラムデータを連続的に入出力する場合、データの間に空白なく入出力できる半導体メモリ装置及びこの半導体メモリ装置を含むメモリシステムを提供すること。
【解決手段】本半導体メモリ装置は、外部クロック信号EX_CLKの周期を分周して内部クロック信号IN_CLKを生成する内部クロック信号生成部310と、信号を出力する際の基本レイテンシALを設定する基本レイテンシ設定部320と、連続するコマンドRD_CMD<1:3>の各々に対して、基本レイテンシALに内部クロック信号IN_CLKの半周期と等しいハーフレイテンシをハーフレイテンシ選択情報信号HAL<1:3>に応じて選択的に付加するレイテンシ反映部330とを備える。 （もっと読む）

【課題】ＤＬＬ回路を安定動作させつつＤＲＡＭの初期化処理を実行すること。
【解決手段】本発明の一つの実施形態によれば、ＤＲＡＭコントローラは、通常動作時には、第一クロックをＤＲＡＭに供給し、初期化処理時には、前記第一クロックよりも低速な第二クロックを生成して、前記生成した第二クロックを前記ＤＲＡＭに供給するクロック生成・切り替え部と、前記ＤＲＡＭからの出力データの取り込みタイミングを前記第一クロックに基づいて調整するＤＬＬ回路を備え、初期化処理時には、前記ＤＲＡＭから前記第二クロックに基づくタイミングで出力された初期化処理にかかる出力データを、通常処理時には、前記ＤＲＡＭから前記第一クロックに基づくタイミングで出力された転送データを、夫々前記ＤＬＬ回路により調整された取り込みタイミングで取り込むＤＲＡＭアクセス回路と、を備える。 （もっと読む）

【課題】システムのパフォーマンスを低下させずに、メモリアクセス時のデータとクロック間の位相関係を検出する。
【解決手段】第１の遅延回路１１０は、クロック信号ＣＬＫを段階的に遅延させて、第１の遅延信号ＣＬＫ１と、第１の遅延信号ＣＬＫ１より位相が所定値早い第２の遅延信号ＣＬＫ２と、第１の遅延信号ＣＬＫ１より位相が所定値遅い第３の遅延信号ＣＬＫ３を生成する。第１の遅延回路は、データ信号ＤＱとクロック信号ＣＬＫが所定の位相関係を有するときに、第１の遅延信号ＣＬＫのエッジがデータ信号ＤＱの単位データの中央部に対応するように遅延量が設定されている。データ取出部１２０は、第１〜３の遅延信号に基づいてデータ信号ＤＱからデータの取出しを行って第１〜３のデータをそれぞれ得る。出力回路１３０は、第１のデータを外部に出力する。比較部１４０は、第１〜３のデータの比較を行う。 （もっと読む）

【課題】不揮発性メモリの速度バラツキは、プロセス条件等により変動する。そのため、均一な速度性能の維持は困難である。
【解決手段】不揮発性メモリと、不揮発性メモリの制御を行うメモリコントローラと、内部発振器と、所定回数分のアクセスビジー時間を格納する測定情報テーブルと、所定のアクセスビジー時間からの差分時間情報と、内部発振器の初期設定周波数からの差分周波数情報とが対応付けられた規定値テーブルとを備え、メモリコントローラは、データの書込み時のアクセスビジー時間を所定回数計測し、測定情報テーブルに格納し、前記測定情報テーブルの所定回数分のアクセスビジー時間の平均値と理想値であるアクセスビジー時間から、アクセスビジー時間の差分値を算出し、差分値に対して、規定値テーブルの中で最も近いアクセスビジー時間差分情報に対応する初期設定周波数からの差分周波数情報を用いて内部発振器のクロック周波数を補正する。 （もっと読む）

【課題】消費電流を低減した半導体メモリモジュールを提供する。
【解決手段】半導体メモリモジュール１００は、インターフェースチップ１１０を有する。インターフェースチップ１１０は、内部にクロック信号同期回路（ＤＬＬ）を備え、外部から入力される外部クロックＣｌｏｃｋに同期した制御信号を生成する。インターフェースチップ１１０は、この制御信号を低周波数化し、半導体メモリ１０１〜１０８に対して、信号線１２１を介してクロックを供給する。半導体メモリ１０１〜１０８は、供給されたクロックに同期したコマンドアドレス信号を、インターフェースチップ１１０から取り込み、コマンドに応じた動作を行う。また、半導体メモリ１０１〜１０８は、読み出し、書き込み動作において、インターフェースチップ１１０との間でデータ入出力を行う。インターフェースチップ１１０は、ビット幅を変換して外部へデータの入出力を行う。 （もっと読む）

【課題】端子を追加することなく確実にデータ転送を行うことが可能なメモリコントローラ、及び情報処理装置を提供すること。
【解決手段】メモリコントローラは、メモリから読み出されたリードデータを、メモリに入力される内部クロック信号を帰還した帰還クロック信号に同期して格納するレジスタ群と、レジスタ群にリードデータを取り込む際に、リードデータの格納位置を、帰還クロック信号に同期して指定するライトポインタと、レジスタ群からリードデータを取り出す際に、リードデータの取出位置を、内部クロック信号に同期して指定するリードポインタと、を含むＦＩＦＯメモリを備え、メモリに供給する内部クロック信号の一部をマスクし、リードポインタに対するライトポインタの動作タイミングを調整する。 （もっと読む）

【課題】ＣＰＵの初期化時間を短縮可能な数値制御装置の初期化方法及び数値制御装置を提供する。
【解決手段】数値制御装置１は、第１動作周波数よりも速い第２動作周波数とに切り換えて動作可能なＣＰＵ２Ａと、初期化するためのブートプログラムが格納されたＲＯＭ３と、このＲＯＭ３とＣＰＵ２Ａ，２Ｂとを接続するバス５と、このバス５に介装され複数のＣＰＵ２Ａ，２ＢとＲＯＭ３との信号伝達を調停可能なバス調停回路６とを有し、ＣＰＵ２Ａの起動時に、ＣＰＵ２Ａとバス調停回路６を第１動作周波数で起動させ、次に、バス５とバス調停回路６を介してＲＯＭ３からブートプログラムを読み込んでＣＰＵ２Ａのキャッシュメモリ１０に格納し、ＣＰＵ２Ａの動作周波数を第１動作周波数から第２動作周波数に切り換え、ＣＰＵ２Ａの動作周波数の切り換えに応じて、バス調停回路６の動作周波数を第１動作周波数から前記第２動作周波数に切り換える。 （もっと読む）

【課題】高い精度でメモリのデータの入出力動作を実施できる、低消費電力のメモリシステムを提供する。
【解決手段】メモリシステムは、クロック発生回路３００と、クロック発生回路３００から供給されたクロックに基づいて得られる出力タイミングでデータを出力する出力回路１０１₁〜１０１_n及び温度センサ１３を含むメモリ１０と、クロック発生回路３００から供給されたクロックに基づいて得られる入力タイミングで、メモリ１０から出力されたデータを受信する入力回路２０１₁〜２０１_n及び温度センサ１３の温度値に基づいて入力タイミングを調整する補正値設定回路２４を有するコントローラ２０と、を備える。 （もっと読む）

【課題】 システムの性能、コスト、又は他の特徴を最適化し得ること。
【解決手段】 メモリコントローラは、時分割多重化バスの使用を通して異なる固有速度で実行中の異なる種類のメモリ装置にアクセスする。データは、１種類のメモリ装置にアクセスする場合にはある速度でバスを介して転送され、別の種類のメモリ装置にアクセスする場合には異なる速度で転送される。加えて、メモリコントローラは、制御情報（例えば、コマンド及びアドレス情報）を異なる種類のメモリ装置に異なる速度で提供し得、場合によっては、制御情報を共有バス上に時間多重化し得る。 （もっと読む）

【課題】半導体装置コントローラと半導体装置との間でデータが入出力される時、データの位相が変動することと関係なく、半導体装置コントローラと半導体装置との間で常に安定的にデータが入出力できるシステム、そのシステムに用いる半導体装置、及びそのシステムの動作方法を提供すること。
【解決手段】半導体装置は、印加されるライトクロックとライトデータとを補正する回路及び方法に関するもので、データ入出力コマンドに応答してノーマルデータ（ソースクロックのセンターに同期する）を入出力するノーマルデータ入出力部１１と、所定のコマンドに応答してデータ復旧情報信号（前記ソースクロックのエッジに同期する）の入力を受けて所定の時間の後に出力するデータ復旧情報信号入出力部１００とを備える。 （もっと読む）