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Fターム[5B062EE08]の内容

マイクロコンピュータ (2,258) | チップ外部との入出力 (243) | チップ内機能部と外部との直接接続 (66)

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【課題】シリアル通信を用いて複数の不揮発性メモリに同じデータの書き込みを行うマイクロコントローラにおいて、書き込みの確認処理を簡素化することを目的とする。
【解決手段】マイクロコントローラ1のチップセレクト出力端子CS1〜CS3は、その各々が、複数の不揮発性メモリ2a〜2cのうち1つおよび調停回路3の入力端子の1つ3b、3d、3fに接続され、不揮発性メモリ2a〜2cのデータ出力端子OUTは、それぞれ調停回路3の入力端子の1つ3a、3c、3eに接続され、調停回路3の出力端子3gは、マイクロコントローラ1のシリアルデータの入力端子M−INに接続され、調停回路3は更に、入力端子3b、3d、3fへ入力される信号がすべてオンとなっているときは、入力端子3a、3c、3eに入力される信号がすべてオンである場合にのみ、出力端子3gから出力される信号がオンとなるように構成されている。 (もっと読む)


【課題】CPUによるブートコードの実行速度の高速化とシステムの柔軟性の確保とを両立させつつ、マスタ回路と集積回路とを組み合わせた情報処理システムと、マスタ回路を備えない小規模な情報処理システムとに共用することが容易な集積回路、及びこの集積回路を用いた情報処理システムを提供する。
【解決手段】CPUと、RAMと、外部に不揮発性メモリを接続可能なSPIマスタ23と、RAMへのアクセスを受け付けるSPIスレーブ24と、第1ブートモードが設定された場合、開始アドレスを含んで不揮発性メモリをマッピングし、第2ブートモードが設定された場合、開始アドレスを含んでRAMのアドレスをマッピングするアドレスマッピング部25と、第1ブートモードではリセット信号に応じてCPUのリセットを解除し、第2ブートモードでは第2インターフェース部を介したアクセスに応じてCPUのリセットを解除するリセット制御部26とを備えた。 (もっと読む)



回路基板(210)と、この回路基板上に実装された1又はそれ以上のデジタル信号プロセッサ(100)とを含む集積回路装置(200)を提供する。デジタル信号プロセッサ(100)は、データユニット(120)及び制御ユニット(110)を含み、データユニットは、特定のアプリケーションの少なくとも一部を実行するために特定の数式を実行するように構成された関数コア(124)と、特定のアプリケーションを実行するためのコマンドを制御ユニット及びデータユニットに送信するように構成された1又はそれ以上の命令を記憶する命令メモリ(122)とを含み、制御ユニットは、複数のメモリバンク(130、140)と関数コアの間の、特定のアプリケーションを実行するためのデータの流れを制御するように構成され、複数のメモリバンクは、1又はそれ以上のデジタル信号プロセッサの各々に結合されるとともに、回路基板上に統合された少なくとも2又はそれ以上のローカルメモリバンク(130)を含む。 (もっと読む)


【課題】映像音声機器の開発で得られた設計資産が他の種類の映像音声機器にも流用することが可能な映像処理用集積回路および音声処理用集積回路を提供する。
【解決手段】CPUを含むマイコンブロック2と、外部装置と映像及び音声ストリームの入出力を行うストリームI/Oブロック4と、ストリームI/Oブロック4に入力された映像及び音声ストリーム等の圧縮及び伸張の少なくとも1つを含むメディア処理を実行するメディア処理ブロック3と、メディア処理ブロック3でメディア処理された映像及び音声ストリームを映像及び音声信号に変換して外部機器に出力等するAVIOブロック5と、マイコンブロック2、ストリームI/Oブロック4、メディア処理ブロック3及びAVIOブロック5と外部メモリ9との間のデータ転送を制御するメモリIFブロック6とを備える。 (もっと読む)


【課題】車両に搭載するマイクロコンピュータを備える表示部の制御装置を提案する。
【解決手段】異なる仕様ごとに固有の特性データを記憶しており、入力端子42〜46と出力端子61〜63を有するマイクロコンピュータ21と、入力端子42〜46に接続される仕様設定用制御回路41と、車両のインストルメントパネルに配設される操作スイッチ11〜16と、操作スイッチ11〜16の操作に応じて駆動状態が変更される被操作部材と、被操作部材の駆動状態を表示する表示部17〜19と、出力端子61〜63に接続される表示部用駆動回路31とを備え、マイクロコンピュータ21は、仕様設定用制御回路41からの入力信号に応じて特性データが設定され、設定された特性データに応じた信号を表示部用駆動回路31へ出力することにより、表示部17〜19の表示が切換わる。 (もっと読む)


処理コア(20,48)及びオンボードメモリ(30,32,60,62)をそれぞれ有する2つの集積回路ダイ(12,14)は、相互接続されて一体にパッケージ化されて、多チップモジュール(10)を形成する。第1のダイ(12)はプライマリであると考えられ、第2のダイ(14)はセカンダリであると考えられ、インターポーザー(16)を介して接続されている。第1及び第2のダイは同じ設計であってよいため、周辺装置(28,56)及びメモリなど同じリソースを有してよく、好適には共通のシステム相互接続プロトコルを有する。第2のダイのコアは使用不能とされるか、少なくとも低電力モードとされる。第1のダイは、第2のダイに対し相互接続を行うための最小の回路(34,26)を備える。第2のダイはいくつかの必要なインタフェース回路(52)と、1つのアドレス変換器(50)とを有する。その結果、第1のダイのコアは、第2の集積回路のメモリ及び他のリソースを用いるトランザクションを、そのメモリ及びリソースが第1のダイ上に存在する場合のように、実行することができる。
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【課題】
プロセッサコア数を可変とすることによるスケーラブルな演算性能、および自由度が高く再構成可能なプロセッサコア間結合トポロジを特徴とする、組み込み向け低コストマルチプロセッサを実現する。
【解決手段】
少なくともプロセッサコアとメモリとを有するユニットチップを複数積層して構成されるマルチプロセッサであって、前記ユニットチップは、複数のプロセッサコアと、複数のメモリと、前記プロセッサコアと前記メモリとチップ外部との接続関係を設定する構成制御部と、前記プロセッサあるいは前記メモリあるいは前記構成制御部と、積層接続される他のユニットチップとのトランザクションを伝送するチップ接続部とを有する構成とし、前記チップ接続部は当該ユニットチップの辺部に回転対称に配設され、積層構成される前記ユニットチップのいずれかのユニットチップが回転接続されるようにした。 (もっと読む)


【課題】ダブルデータレート(DDR)方式のシンクロナスDRAMを高速アクセス可能なマイクロコンピュータを提供する。
【解決手段】中央処理ユニット、メモリ制御手段、及びクロック制御部を有するマイクロコンピュータは、クロック制御部から供給されたクロックを外部クロックとしてマイクロコンピュータの外部に出力し、外部クロックを反転したクロックをマイクロコンピュータの外部に出力する。メモリ制御手段は、前記クロックに対応し、第1の電位状態と第2の電位状態とに遷移するデータストローブ信号を生成する。メモリ制御手段によって制御されるメモリは、データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うDDR方式の同期型メモリである。メモリ制御手段は、同期型メモリにデータを書き込むとき、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータを外部に出力する。 (もっと読む)


【課題】本発明は、少ピン型マイクロコンピュータのメモリの記憶データを外部に出力できるマイクロコンピュータを提供することを目的とする。
【解決手段】CPUとメモリと周辺回路を1つの半導体チップに搭載したマイクロコンピュータにおいて、テスト時にクロックをカウントしてアドレスを発生するカウンタ33と、テスト時に前記カウンタ33で発生したアドレスを前記メモリ12に供給するアドレススイッチ34−1〜34−15と、テスト時に前記メモリから前記アドレスにより読み出されたデータを複数ブロックに分割して、外部から供給されるモード信号で指示される1つのブロックの信号を外部端子から出力するセレクタ40とを有する。 (もっと読む)


【課題】本発明は、改良された形態の、単純化された縮小命令セット・コンピューター(RISC)マイクロプロセッサーに関する。特に、スタック構造をとるマイクロプロセッサーに関する。
【解決手段】本発明のある態様では、マイクロプロセッサーシステムはマイクロプロセッシングユニットと入出力プロセッサー(IOP)とを含んでいる。大域メモリーユニットは中央処理装置及びIOPと連結されている。ある手段が、中央処理装置及びIOPの大域メモリーユニットへのアクセスを裁定する。ある形態では大域メモリーユニットは複数の大域レジスタを含んでいる。 (もっと読む)


【課題】電気的に書き換え可能な不揮発性メモリを内蔵した不揮発性メモリ内蔵マイクロコンピュータを備える電気機器であって、不揮発性メモリの書き込みが容易であり、尚かつ、不揮発性メモリ内蔵マイクロコンピュータの破損を防止することができる電気機器を提供する。
【解決手段】フラッシュマイコン12と、フラッシュマイコン12が実装されているプリント基板と、前記プリント基板外に設けられるフラッシュマイコン書き込み用コネクタ17と、フラッシュマイコン12とフラッシュマイコン書き込み用コネクタ17との電気的接続/遮断を切り替えるスイッチ16とを備え、フラッシュマイコン12が、書き込みモードのときにスイッチ16をオンにし、前記書き込みモード以外のときにスイッチ16をオフにする空気調和機。 (もっと読む)


【課題】情報の秘匿性を確保しつつ開発効率を向上出来る半導体集積回路装置及びその信号処理方法を提供すること。
【解決手段】暗号化データを保持する第1メモリ3と、前記暗号化データの平文を保持する第2メモリ4と、第1動作モードにおいてデバッグ制御回路12から独立し第2動作モードにおいて前記デバッグ制御回路12の支配下に置かれるプロセッサ11と、前記第2動作モードにおいて前記プロセッサ11を制御する前記デバッグ制御回路12と、前記暗号化データの正統性を認証するデータ認証部6と、前記第2動作モードにおいてフラグを保持するレジスタ13と、前記第2メモリ4へのアクセスを制御する第2メモリ制御回路5とを具備し、前記第2メモリ制御回路5は前記レジスタ13に前記フラグが保持されておらず且つ前記データの正統性が認証された場合に前記第2メモリ4へのアクセスを許可する。 (もっと読む)


【課題】ECなどのプロセッサのポートピンを効率的に利用することができる処理回路装置、この処理回路装置に含まれるプロセッサ、及び処理方法を提供すること。
【解決手段】プレゼンス信号線2と、LED8の点灯制御線3とが共用線1により並列的に接続され、EC5は、共用ポート11及び共用線1を介して、プレゼンス信号を取得する。また、ECは、共用ポート11及び共用線1を介して、点灯制御線3にLED8の制御信号である第1の制御信号を出力することができる。これにより、ポートピンの枯渇を解消し、ポートピンを効率的に利用することができる。 (もっと読む)


【課題】汎用レジスタを用いないプロセッサを提供すること。
【解決手段】複数のCo−CPUが互いに接続され、複数のCo−CPUが別個の演算を並列に実行するプロセッサが提供される。複数のCo−CPUのそれぞれは、コマンドデコーダ22と、ALU21と、複数のセレクタ23〜36とを含む。コマンドデコーダ22は、コマンドコードをデコードする。セレクタ23〜28は、隣接する複数のCo−CPUからの出力およびMRAMからの出力を受け、少なくとも1つを選択的に出力する。ALU21は、セレクタ27および28からの出力に対してコマンドデコーダ22によるデコード結果に応じた演算を行なう。セレクタ31〜32は、ALU21による演算結果および隣接する複数のCo−CPUからの出力を受け、隣接する他の複数のCo−CPUに選択的に出力する。したがって、汎用レジスタを用いないプロセッサを提供することが可能になる。 (もっと読む)


【課題】インターコネクトを備えた半導体集積回路において、回路構成を複雑化させることなくデバッグ処理を行うことが可能な半導体集積回路の動作解析方法を提供する。
【解決手段】この半導体集積回路の動作解析方法では、CPU10からI/Oコントローラ14に出力されたリードアクセスの通過時刻を第1のモニタ20で検出し、リードアクセスを検出したダミーリードモジュール22からDRAM11に出力されたダミーリードアクセスの通過時刻を第2のモニタ21で検出し、その遅延時間からアクセス時間の異常の有無を判断する。この方法によれば、インターコネクトC経由のアクセス順序保証のために設けたダミーリードモジュール22をそのまま利用することができる。したがって、各I/Oコントローラ14ごとにモニタを設ける必要はなく、回路構成を複雑化させずにデバッグ処理を行うことが可能となる。 (もっと読む)


【課題】本発明はCPUまたはDSPを含むDSPコアを備えバスコントローラを介して外部バスと接続され,外部バスに接続された外部装置に対してリードアクセスを行うプロセッサに関し,外部デバイスにリードアクセスを行う際のウエイト時間を短縮して処理能率を向上することを目的とする。
【解決手段】プロセッサ内の外部バスに接続するバスコントローラとDSPコアの間に外部装置に対するリードアクセスのためのリードバッファを設け,リードバッファにリードアドレスとリードデータのレジスタとフラグを設け,フラグは外部バスへの読出しアクセスによりセットされ,リードが完了するとリセットされ,リードバッファはDSPコアからのアドレスのライトアクセスを受け取ると外部バスに対してリードアドレスによりリードアクセスを実行すると共にフラグをセットし,リードデータを受け取るとフラグをリセットしてリード完了を表すよう構成する。 (もっと読む)


【課題】外部からの制御を全く必要としないで単体でも機能する完全自立形の基本モジュールを複数組み合わせて別の機能を発揮するIPコアを構成することができる基本モジュール及びIPコアを提供する。
【解決手段】本発明は、他のIPコアとの間で通信データを運ぶデータバス12に対してデータの入出力を司るI/Oインタフェース15と、所定の演算処理を実行するモジュール機能本体16と、同一IPコア内の他のIPコアモジュールとの間で所定のフォーマットのデータを運ぶシステム内バス14に対してデータの入出力を司るモジュール間インタフェース17と、I/Oインタフェース、モジュール機能本体、モジュール間インタフェースを統括制御するコントローラ18とを備えた基本モジュールを特徴とする。 (もっと読む)


【課題】 動作クロック周波数が比較的に低速であることに起因してメモリからの読出遅延時間が増大する場合にも、マイクロプロセッサのセットアップ時間を満足させて、処理速度の低下を回避する。
【解決手段】 汎用ポート(Port)から出力される制御信号によりゲート素子(9)を制御すると、メモリ(2A)のリード信号端子(/RD)の信号状態がマイクロプロセッサ(1)のリード信号端子(/RD)の信号状態に連動してイネーブル状態とディスイネーブル状態とに変化する第1の動作モードが選択され、汎用ポート(Port)から出力される制御信号によりゲート素子(9)を制御すると、メモリ(2A)のリード信号端子(/RD)の信号状態がマイクロプロセッサ(1)のリード信号端子(/RD)の信号状態に拘わらずイネーブル状態に強制的に固定される第2の動作モードが選択される。 (もっと読む)


【課題】 プログラムの実行と目的部分のみのデバッグが可能な環境を実現できるマイクロコンピュータ及びそのマイクロコンピュータに接続されるデバッグ装置を提供する。
【解決手段】 マイクロコンピュータ30に、インサーキットエミュレータ12を有するデバッグ装置10が接続されるとマイコンコントローラ31が機能しなくなり、マイコンコントローラ31のメモリあるいはレジスタの読み出しや書き込み機能の有効/無効の設定が任意のアドレス空間で複数設定することを可能とするセキュリティ制御部33を設ける。また、パスワードで暗号化された一連の動作を記録するデータを作る機能と、パスワード入力することで一連の動作を実行する機能とを備え、かつマイクロコンピュータ30のマイコンコントローラ31とセキュリティ制御部33の制御を、暗号化された一連の動作を実行して、目的のアドレス空間のみデバッグあるいは解析を可能とする機能を備える。 (もっと読む)


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