【課題】一種類の多相クロックより多くの周波数の種類の単相クロックを得ることができるクロック生成回路及びその方法を提供する。
【解決手段】少なくともｎ個の位相補間器を有し、周波数がｆで位相差が１／（ｆ×ｍ）づつ異なるｍ相クロックを、周波数がｆで位相差が１／（ｆ×ｎ）づつ異なるｎ相クロックに変換するクロック変換回路１と、前記ｎ相クロック信号の一部又は全部を用いて、周波数（ｆ×ｎ）／Ａの単相クロック信号を生成する単相クロック生成回路２と、前記位相補間器に設定する内分比を制御する制御回路とを有し、前記各位相補間器は、前記ｍ相の内の異なる二つのクロックを入力し、それらのタイミング差を、制御回路により設定した内分比で分割した遅延時間のクロックを生成して出力し、前記制御回路は、基準クロックと、回路の末端で分配されたクロックとのタイミングとが一致するように内分比を制御する。 （もっと読む）

【課題】トランジスタのばらつきによる影響を抑制し、位相歪みを解消する位相補間回路を提供する。
【解決手段】位相補間回路は、位相の異なる入力波形を受け付ける複数の差動対を含み、複数の差動対のうち、第１の差動対及び第２の差動対の出力波形を合成する位相補間回路である。さらに、複数の差動対にバイアス電流を供給する電流源をｎ個含み、第１の差動対に供給するバイアス電流を、ｎ個の電流源のうち、ｍ個の電流源から供給可能であると共に、第２の差動対に供給するバイアス電流をｎ個の電流源のうち、ｎ−ｍ個の電流源から供給可能であって、ｎ個の電流源が供給する電流は、予め定められた単位電流値を基準として、それぞれ重み付けがされている可変電流源と、出力波形の位相シフト量に基づいて、可変電流源のｍ個の電流源の数を変更する制御回路と、を備えている。 （もっと読む）

【課題】分周クロック信号とクロック信号との位相関係を適応的に制御可能な集積回路を提供する。
【解決手段】集積回路は、第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、第１のクロック信号が伝搬する第１の信号伝搬経路と、第２のクロック信号が伝搬する第２の信号伝搬経路と、第１の信号伝搬経路を伝搬後の第１のクロック信号に第２の信号伝搬経路を伝搬後の第２のクロック信号を少なくとも２回掛け合わせることにより出力信号を生成するミキサ回路と、ミキサ回路の出力信号の直流成分を検出する直流検出回路と、直流検出回路が検出した直流成分に応じて第１の信号伝搬経路及び第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含む。 （もっと読む）

【課題】第２の発振回路の起動を待つことなく第１の発振回路の出力により高精度なクロック信号を得る。
【解決手段】クロックシステム１は、ＣＲ発振回路１１、水晶発振回路１２、及びトリミング回路１５を含む。ＣＲ発振回路１１は、内部回路１７に供給されるクロックＣＬＫ１を生成する。水晶発振回路１２は、ＣＲ発振回路１１の発振周波数の調整に使用される。トリミング回路１５は、ＣＲ発振回路１１と水晶発振回路１２の間の発振周波数差の検出結果に基づいて、ＣＲ発振回路１１の発振周波数を調整する。 （もっと読む）

【課題】 高価格化及び実効転送速度の低下を招くことなく、機器間の情報通信において、要輻射（ＥＭＩ）を低減することができるアダプタを提供する。
【解決手段】 カードアダプタは、ボード、該ボードの一端近傍に設けられたカードエッジコネクタ３１５、該ボード上に実装された２つのトランシーバソケット（３１２Ａ、３１２Ｂ）、変換素子３１７、及び４つのコネクタなどを有している。そして、変換素子３１７は、カードエッジコネクタ３１５と２つのトランシーバソケット（３１２Ａ、３１２Ｂ）との間を電気的に接続する複数の配線パターンの途中に設けられ、該複数の配線パターンのクロックドメインを、クロックがスペクトラム拡散クロックであるクロックドメインと、クロックが非スペクトラム拡散クロックであるクロックドメインとに分割している。 （もっと読む）

【課題】従来技術の半導体集積回路では、タイミング調整に工数がかかるという問題があった。
【解決手段】本発明にかかる半導体集積回路は、外部メモリと接続される複数の信号線に対応して個別に設けられ前記対応する信号線のタイミングを決定する回路ブロックをマクロ化した論理セル群１１〜１５と、論理セル群１１〜１５のそれぞれに対応して設けられたＩＯバッファ２１〜２６と、を有する。そして、論理セル群１１〜１５と対応するＩＯバッファ２１〜２６とを結合する配線のそれぞれが略同じ長さを有することを特徴とする。 （もっと読む）

【課題】半導体装置の回路面積の増大を抑制し、かつクロックジッタを低減できるようにする。
【解決手段】基準クロック信号を動作クロックとして動作する回路ブロックと、基準クロック信号をｎ分周したクロック信号を動作クロックとして動作する回路ブロックとを有する半導体装置にて、遅延回路により基準クロック信号に所定の遅延を与えて、セレクタが制御信号に応じて基準クロック信号及び遅延が与えられたクロック信号の内から１つのクロック信号を選択して基準クロック信号を動作クロックとして動作する回路ブロックに出力するようにして、電源ノイズにより生じる位相変化を合わせた基準クロック信号の位相変化量を各周期で等しくしてクロックジッタを低減できるようにする。 （もっと読む）

【課題】クロックツリー設計において、簡潔なスキュー調整をすることができるレイアウト装置及びレイアウト方法を提供すること。
【解決手段】本発明にかかるレイアウト装置１は、想定スキュー値記憶部１４１、遅延挿入部１３３、遅延調整部１３４を備える。想定スキュー値記憶部１４１は、クロックツリーの段数に応じて予め定められた想定スキュー値を格納する。遅延挿入部１３３は、想定スキュー値が要求スキュー値以下である場合、当該クロックツリーの最上位側に遅延調整バッファ２０６を挿入する。遅延調整部１３４は、クロックツリーのスキュー値が要求スキュー値以下となるように、クロックツリーの配線後に、遅延調整バッファ２０６の遅延を調整する。 （もっと読む）

【課題】 デジタル回路間におけるクロックスキューを調整することができる電子機器を安価に提供することを目的とする。
【解決手段】 第１クロック信号ＣＫ１を遅延させて第２クロック信号を生成する位相調整回路１２と、第１クロック信号ＣＫ１に同期して動作する制御回路１５と、第２クロック信号ＣＫ２に同期して動作し、制御回路１５との間でデータ入出力を行う制御回路２５と、制御回路１５，２５間の同期を判定する同期判定部１５３と、この判定結果に基づいて第２クロック信号ＣＫ２の遅延量を決定する遅延量制御部１４１とを備えている。位相調整回路１２は、第１クロック信号ＣＫ１を遅延させるゲート回路１２０と、上記遅延量に基づく電源電圧をゲート回路１２０に供給する電源供給回路１２１とを備え、ゲート回路１２０の電源電圧を変化させることにより、制御回路１５，２５間のクロックスキューを抑制する。 （もっと読む）

【課題】クロック信号の立ち下がりを調節して望ましいデューティ・サイクルを達成するデューティ・サイクル補正（ＤＣＣ）回路を提供する。
【解決手段】幾つかの例では、ＤＣＣ回路は、入力クロック信号の立ち下がりに応答してパルスを発生し、そのパルスを制御電圧に基づいて遅延し、遅延したパルスに基づいて入力クロック信号の立ち下がりを調節して出力クロック信号を生成し、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧を調節する。ＤＣＣ回路は、望ましいデューティ・サイクルを達成するためにクロック・サイクルの立ち下がりを調節するので、クロック信号の立ち上がりを調節する既存のＰＬＬ制御ループへ、その動作に干渉することなく組み込むことができる。 （もっと読む）

【課題】入力された外部信号の波形で規定される論理をより確実に判定することが可能なＬＳＩシステムを提供する。
【解決手段】ＬＳＩシステムは、第１の入力回路と、発振回路と、発振安定化回路と、システムクロック信号をカウントするフリーランカウンタと、第２の入力回路と、第１のキャプチャ信号が入力されたときのフリーランカウンタの第１のカウント値を保持するとともに、第２のキャプチャ信号が入力されたときのフリーランカウンタの第２のカウント値を保持するキャプチャ回路と、設定値を発振安定化回路に出力するとともに、設定値に対応した補正値を出力する補正回路と、キャプチャ回路に保持された第１のカウント値と第２のカウント値との差に補正値を加算した値に基づいて、第２の外部信号の波形のエッジの間隔で規定される論理を判定する判定回路と、を備える。 （もっと読む）

【課題】処理装置と同期式メモリの間のＡＣタイミング条件を緩和することができるメモリアクセス制御回路等を提供する。
【解決手段】プロセッサ１の基準クロック信号ＣＬＫは位相調整部１０，２０に与えられ、それぞれ位相の遅れたクロック信号ＣＫＤと位相の進んだクロック信号ＣＫＬが生成される。クロック制御部３０は、プロセッサ１からデータの読み出し要求が行われると、クロック信号ＣＫＬを選択してクロック信号ＣＫを同期式ＳＲＡＭ２へ与えると共に、データ制御部４０へ出力する。データ制御部４０は、位相の進んだクロック信号ＣＫに同期して同期式ＳＲＡＭ２から読み出されたデータ信号ＤＴ２を、このクロック信号ＣＫに同期してデータ信号ＤＴ１としてプロセッサ１へ出力する。一方、同期式ＳＲＡＭ２へのデータ書き込み動作は、位相の遅れたクロック信号ＣＫＤに同期して行われる。 （もっと読む）

【課題】デューティ補正回路のロッキングタイムを減らし、正確なデューティの補正が可能となり、多様な周波数のクロックについてデューティ補正を可能にするデューティ補正回路を提供すること。
【解決手段】本発明に係るデューティ補正回路は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節した出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成するデューティ調節部１１０と、前記出力クロックのハイパルス幅とローパルス幅の差異を測定してその差異値Ｓ＜１：４＞を出力するデューティ感知部１２０と、前記差異値を累積して前記デューティ調節コードを生成する累積部１３０とを備える。 （もっと読む）

【課題】メモリ側の多相クロックのずれを補正する。
【解決手段】複数のデータ入出力端子に接続されたデータ入力回路とデータ出力回路とを備えた半導体装置であって、データ入力回路あるいはデータ出力回路の少なくとも一方が、データを取り込むタイミング信号となる位相の異なる多相クロック信号によりデータを取り込み、データを取り込む有効範囲が多相クロック信号ごとにほぼ均一になるように調整する。本発明によれば、入力あるいは出力タイミング信号である多相クロック信号を個別に調整することにより、データのウィンドウ幅を均一にすることができるため、半導体装置の特性を改善することができる。 （もっと読む）

【課題】ＩＲＤｒｏｐやＥＭＩの低減等が可能な半導体集積回路の設計方法等を提供する。
【解決手段】この半導体集積回路の設計方法は、複数のリーフセルを複数のグループにグループ分けするステップと、複数のグループの各々に対して、クロック信号の入り口としての代表セルを設けるステップと、複数のグループの各々に対して、代表セルとリーフセルの各々との間のクロック信号の遅延が略同等になるように、代表セル及びリーフセルをグループ配置領域内に配置するステップと、複数のグループをレイアウト領域内に配置するステップと、複数のグループにクロック信号を供給するためのクロックルートセルと複数のグループ内の代表セルとの間にクロックツリーシンセシスを行うステップと、を含む。 （もっと読む）

【課題】 ＣＰＵの負荷を軽減することが可能なクロック生成制御回路を提供する。
【解決手段】 本願発明は、発振回路が出力するクロック信号のパルス数を所定期間カウントし、所定期間及び周波数に応じた設定値と等しくなったときにカウント制御信号の出力レベルを切り替えるカウンタと、所定期間を示すタイミング信号とカウント制御信号とのタイミングの誤差を検出し、誤差検出信号を出力する誤差検出回路と、を備え、周波数制御回路は、誤差検出信号に基づいて制御信号を生成することで、上記課題を解決することができる。 （もっと読む）

【課題】遅延クロックを高精度に生成する遅延クロック生成装置を提供することを目的とする。
【解決手段】基準クロックが、後縁合わせ部および位相制御部に入力される。リング発振器は、基準クロックと同一周期のシフトクロックを発振する。後縁合わせ部は、シフトクロックの後縁を、基準クロックの後縁に合わせる。後縁を合わされたシフトクロックは、パルス挿入部に供給される。位相制御部は、基準クロックを受け取って、挿入パルスを、シフトクロックの複数サイクル中のどのサイクルに挿入するかを定める位相制御信号を生成する。パルス挿入部は、位相制御信号により定められたシフトクロックのサイクルに、挿入パルスを挿入する。遅延位相ロック部は、基準クロックと、挿入パルスを挿入されたシフトクロックとに基づいて、リング発振器において発振されるシフトクロックの位相を基準クロックの位相に対して遅らせて、遅延クロックを生成する。 （もっと読む）

【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックに応答して１ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、及び前記複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。また、他の発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 （もっと読む）

【課題】テスト装置のピン間スキューによる制限を受けること無く、高い精度でタイミングずれを除去することができるタイミング調整回路を提供する。
【解決手段】タイミング調整回路３０に、データ入力回路６６のレプリカ回路３１を設ける。レプリカ回路は、初段回路３２とラッチ回路３３とを含む。初段回路は、外部クロック信号を受け参照クロック信号を出力する。クロックドライバ６４からの内部クロック信号に同期して、参照クロック信号をラッチし、外部出力端子３４へ位相進み遅れ信号として出力する。 （もっと読む）

【課題】データ受信回路における位相調整回路の動作検証を効果的に実施し得る構成を提供することを目的とする。：
【解決手段】受信された複数のデータ信号及びクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、各位相調整手段に入力される前記クロック信号へ所定の位相量を与える位相量付与手段と、位相量付与手段によって各位相調整手段に与えられる所定の位相量を所定の態様で変化させる付与位相量変化手段と、これに応じて前記各位相調整手段が実施する前記位相調整機能の動作結果を格納手段が記憶手段に格納する格納手段とを設けた。 （もっと読む）