【課題】ホールド電圧が高いエミッタ・ベース短絡型の保護素子が設けられた半導体装置を提供する。
【解決手段】半導体装置１は、基板１０と、前記基板上に形成された第１導電形の半導体層１１と、前記基板と前記半導体層との間に形成された第１導電形の埋込層１３と、前記半導体層上に形成された第２導電形のウェル１４と、前記半導体層上であって、前記ウェルから離隔し、前記埋込層の直上域に形成された第１導電形の第１コンタクト層１５と、前記ウェル上に形成された第２導電形の第２コンタクト層１６と、前記ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層１７と、前記埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形のディープ層１８と、を備える。 （もっと読む）

【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるＥＳＤ保護特性の良好なＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３で形成するＰＮ接合ダイオード３５と、Ｐ型拡散層６と接続するＰ＋型埋め込み層３ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型埋め込み層３をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構築する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それを取り囲むＮ＋型拡散層７はカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、その放電電流Ｉ１によりＰ＋型埋め込み層３よりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし大きな放電電流Ｉ２が流れる。 （もっと読む）

【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるＥＳＤ保護特性の良好なＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３からなるＰＮ接合ダイオード３５と、Ｐ＋型拡散層６と繋がるＰ＋型引き出し層５ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ型半導体基板１をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構成する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それと接続され、取り囲むＮ＋型拡散層７とはカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、そのときの放電電流Ｉ１によりＰ＋型引き出し層５ａよりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし、大きな放電電流Ｉ２が流れる。 （もっと読む）

【課題】所望のブレークダウン電圧が確保でき、大きな放電電流を流すことが可能なＥＳＤ保護特性のすぐれたＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３でＰＮ接合ダイオード３５を形成する。Ｐ＋型埋め込み層３はＰ＋型引き出し層５と一体となりＮ−型エピタキシャル層４を貫通させアノード電極１０と接続される。Ｐ＋型埋め込み層３等で囲まれたＮ−型エピタキシャル層４にＮ＋型拡散層７と該Ｎ＋型拡散層７と接続され、これを取り囲むＰ＋型拡散層６を形成する。Ｎ＋型拡散層７、Ｐ＋型拡散層６はカソード電極９に接続される。Ｐ＋型拡散層６をエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型引き出し層５等をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とＰＮ接合ダイオード３５でＥＳＤ保護素子を構成する。 （もっと読む）

【課題】保護素子の異なるクランプ電圧を容易に設定して形成できる構造の保護素子を含む半導体装置を提供すること。
【解決手段】回路内部のＭＯＳ型半導体装置のゲート酸化膜を保護するための保護素子を含む半導体装置であって、該保護素子は、該ＭＯＳ型半導体装置とその前段回路との間に接続される横型バイポーラトランジスタであり、該横型バイポーラトランジスタのパンチスルー耐圧をクランプ電圧として利用することを特徴とする、半導体装置。 （もっと読む）

【課題】半導体ウエハに厚みばらつきがある前提で、コストアップをすることなく高品質の半導体素子を提供すること。
【解決手段】第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、活性層と埋込拡散層の総厚を測定し、測定した総厚から前記活性層の厚さを求めるステップと、活性層に、埋込拡散層との間で電流が流れる第１導電型のコレクタ領域をイオン注入によって形成するステップと、活性層に、埋込拡散層との間で電流が流れる第２導電型のベース領域をイオン注入によって形成するステップと、ベース領域内に、ベース領域との間で電流が流れる第１導電型のエミッタ領域をイオン注入によって形成するステップとを備え、ベース領域を形成するステップは、活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする。 （もっと読む）

【課題】従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御する。
【解決手段】ＥＳＤ保護素子２１は、スナップバック特性を有するスナップバック特性素子としてのＳＣＲ素子と、このＳＣＲ素子に接続されて、スナップバック開始電圧Ｖｔ１を素子電圧分だけ加算すると共に保持電圧Ｖｈを該素子電圧の２倍高くするための電圧加算素子としてのダイオード１３とを有して、ダイオード１３の素子電圧を調整して、保持電圧Ｖｈを電源電圧Ｖｃｃ以上で被保護素子の耐電圧以下に調整する。 （もっと読む）

【課題】面積効率の良い高電圧の単極性ＥＳＤ保護デバイスを提供する。
【解決手段】ＥＳＤ保護デバイス３００は、ｐ型基板３０３と、基板内に形成され、カソード端子に接続されるｎ＋及びｐ＋コンタクト領域３１０、３１２を包含し、第１のｐウェル３０８−１と、基板内に形成され、アノード端子に接続されるｐ＋コンタクト領域３１１のみを包含する第２の別個のｐウェル３０８−２と、第１及び第２半導体領域を取り囲み且つこれら半導体領域を分離するように基板内に形成された、電気的にフローティングのアイソレーション構造３０４、３０６、３０７−２とを含む。カソード及びアノードの端子に、トリガー電圧レベルを上回る正電圧が印加されると、ＥＳＤ保護デバイスは、構造を通り抜ける低インピーダンス経路を提供してＥＳＤ電流を放電するよう、内在サイリスタをスナップバックモードに入らせる。 （もっと読む）

【課題】ホールド電圧を変化させずに、トリガー電圧のみを調節することができるようにする。
【解決手段】本実施形態における保護素子１０は、低濃度コレクタ層１０２、シンカー層１１０、高濃度コレクタ層１１２、エミッタ層１３０、高濃度ベース層１２２、ベース層１２０、第１導電型層１４０、及び第２導電型層１５０を有している。第２導電型層１５０は低濃度コレクタ層１０２に形成されており、ベース層１２０と第１導電型層１４０の間に位置している。第２導電型層１５０は低濃度コレクタ層１０２よりも不純物濃度が高い。 （もっと読む）

【課題】製造工程数を増加させることなく、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧をＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧より低くし、且つＥＳＤ保護素子としてのＬＤＭＯＳトランジスタの熱破壊電流値をスナップバック電圧の改善前より大きくする。
【解決手段】 ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２は、Ｎ型エピタキシャル層３と、Ｎ＋型埋め込み層２と、Ｎ型エピタキシャル層３の表面に形成されたドリフト層１１と、エピタキシャル層３の表面に形成されたＰ型のボディ層１０と、Ｐボディ層１０の表面に形成されたＮ＋型ソース層１４と、エピタキシャル層３の表面上に形成されたゲート絶縁膜５、６と、ゲート絶縁膜５、６上に形成されたゲート電極８と、を具備し、Ｎ＋型ソース層１４の下方のボディ層１０の底部にＰ型ボディ層窪み部１０ａが形成されている。 （もっと読む）

【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】バイポーラトランジスタにおいてオフ耐圧及び破壊電流量の双方を高くする。
【解決手段】第２のベース領域１１６は、ディープウェル１１２の表層に形成されており、平面視において第１のベース領域１１４とシンカー１１０との間に位置している。そして第２のベース領域１１６は、第１のベース領域１１４に接続しており、第１のベース領域１１６よりも不純物濃度が高く、かつ第１のベース領域１１６よりも深さが浅い。埋込層１０８は、半導体層１０６に形成され、上面がディープウェル１１２及びシンカー１１０に接しており、ディープウェル１１２よりも不純物濃度が高い。 （もっと読む）

関連するデバイスまたは回路２４を保護する静電気放電（ＥＳＤ）保護クランプ２１、２１’、７０、７００は、バイポーラ２１、２１’、７０、７００を備える。アバランシェ降伏が、上にある誘電体・半導体界面７９１から離れ、デバイス７０、７００のベース領域７４、７５の部分８４，８４以内に望ましく起こるように向かうベース７５およびコレクタ８６領域のドーパントを構成される。例えば、半導体ダイまたはウェハのトランジスタ２１、２１’、７０、７００の異なる方位配向のおかげで、ＥＳＤトリガ電圧の最大変化（△Ｖｔ１）ＭＡＸはベース・コレクタ間隔寸法Ｄの関数である。トリガ電圧一貫性および製造歩留まりが改良される。
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【課題】 製造コストを上昇させることなくＳＯＩ構造の高耐圧半導体集積回路装置に組み込むことができるとともに、チップ面積の増大を抑制できるＥＳＤ保護素子を提供する。
【解決手段】
ＥＳＤ保護素子は、埋め込み絶縁膜２上に形成され、素子分離領域１７で囲まれた第１導電型半導体層３、半導体層３に形成された第１導電型第１半導体領域８、第１導電型第１半導体領域８から離間して半導体層３に形成された第２導電型第１半導体領域１６、第２導電型第１半導体領域１６に形成され、それより高不純物濃度の第２導電型第２半導体領域１０、第２導電型第２半導体領域１０に形成された高不純物濃度の第１導電型第２半導体領域９からなる構造を有している。また、第１電極１２および第２電極１３は高耐圧半導体回路に電気的に接続され、第２導電型第１および第２半導体領域１６、１０は電気的にフローティング状態となっている。 （もっと読む）

【課題】電力破壊を抑制できる半導体装置を提供すること。
【解決手段】ベース領域１２の表面に設定されたベースコンタクト領域１４において、ベース電極１５がベース領域１２に接合されている。ベースコンタクト領域１４の境界部の下方には、エミッタ領域１３と同じ導電型を有するＮ型領域２１がベースコンタクト領域１４を包囲するように形成されている。言い換えれば、ベースコンタクト領域１４の境界部の下方において、Ｐ型のベース領域１２およびＮ型領域２１によりＰＮ型の寄生ダイオードが形成されている。 （もっと読む）

【課題】 半導体集積回路をＥＳＤの過電流ノイズ及びラッチアップ試験の過電流ノイズから保護する保護回路であって、電源端子から保護素子への配線の配置の自由度を高めることができ、チップ面積の増大とはならない、保護回路を提供する。
【解決手段】 ラッチアップ試験の過電流ノイズから保護するバイポーラトランジスタ１２のベース接地電流増幅率を０．５〜１．０になるような構造とすることで、Ｉ/Ｏ端子１０から入ったラッチアップ試験の過電流ノイズは、バイポーラトランジスタ１２を通り接地端子１１へ流れるので、電源端子９からバイポーラトランジスタ１２のベースへの配線を細くすることが可能となり、配線配置の自由度が高まる。 （もっと読む）

【課題】ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を提供する。
【解決手段】保護素子１は、MOS構造のデバイスの一部に、縦型バイポーラトランジスタＱ１と寄生バイポーラトランジスタＱ２とを形成した構造になっている。Ｎ+ドレイン領域３とゲート直下のチャネル領域４との間にはＮドリフト領域５が形成されている。Ｎ+ソース領域６に隣接してＰ+ベースコンタクト領域７が形成されている。ソース側に縦型トランジスタＱ１を形成して、静電放電時に発生したホール電流を縦型トランジスタＱ１に流すようにしたため、Ｎ+ドレイン領域のベース側端部での電流集中を緩和できる。 （もっと読む）

【課題】バイポーラトランジスタが動作する際に、ベース領域のうちコレクタ側の端部が破壊されることを抑制する。
【解決手段】ベース領域１５０は、ウェル１１０内に形成されている。エミッタ領域１７０はベース領域１５０の中に形成され、ベース領域１５０より浅い。コレクタ領域１４０はウェル１１０内に形成され、ベース領域１５０の外側に位置している。第１埋込領域１８０は、少なくとも一部がベース領域１５０の中に位置しており、ベース領域１５０よりも不純物濃度が高い。そして第１埋込領域１８０は、平面視において、エミッタ領域１７０とコレクタ領域１４０の間に少なくとも一部が位置している。また第１埋込領域１８０は、エミッタ領域１７０の縁のうち少なくとも一辺と重なっており、かつエミッタ領域１７０の全面には重なっていない。 （もっと読む）

【課題】ＥＳＤ耐量及びノイズ耐性を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、ＮＰＮバイポーラトランジスタＴｒ１と、一端がパッド１０に接続されたトリガ素子２０とを具備する。ＮＰＮバイポーラトランジスタＴｒ１は、第１ベース拡散層２０４と、パッド１０に接続されたコレクタ拡散層４と、第１ベース拡散層２０４上に形成され、第１配線Ｌ１を介してトリガ素子２０の他端に接続されたトリガタップ１と、第１ベース拡散層２０４上に形成され、第１配線Ｌ１と異なる第２配線Ｌ２を介してＧＮＤに共通接続されたエミッタ拡散層２及び第２ベース拡散層３とを備える。 （もっと読む）

【課題】高速動作が可能でかつ、ＥＳＤ耐性の高い化合物半導体素子及びその製造方法を提供すること。
【解決手段】本発明に係る化合物半導体素子は、電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部と、トランジスタ部と並列に接続されたＥＳＤ保護部１１４と、を備え、ＥＳＤ保護部１１４は、第１導電型の不純物を含有する第１及び第２の半導体層１０９、１１３と、第１及び第２の半導体層１０９、１１３の間に形成され、第１及び第２の半導体層１０９、１１３の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０^１７ｃｍ^−３以下である第３の半導体層１１１と、を備えるものである。 （もっと読む）