【課題】窒化物半導体を用いたメサ型の半導体装置のｐ型層の抵抗を低減する。また、窒化物半導体を用いたメサ型の半導体装置に高い値でばらつくオン抵抗が生じることを防ぐ。
【解決手段】窒化物半導体からなり、所定のベース電極間隔を有するヘテロ接合バイポーラトランジスタにおいて、ＧａＮベース層４およびＧａＮコレクタ層２の間に表面再結合抑制層３を設け、ＧａＮベース層４を貫通して表面再結合抑制層３の途中深さまで開口するメサＭ１を形成することでＧａＮベース層４を分離する。 （もっと読む）

【課題】狭い範囲の電圧変化に対して容量が線形的に、大きく変化する特性を実現する。
【解決手段】ＩｎＰの半導体基板２１上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されるバラクタダイオード５０において、半導体基板２１上にエピタキシャル結晶成長させた層には、ｐ型不純物を高濃度にドープさせバンドギャップエネルギーが半導体基板２１よりも小さい材料からなるｐ領域５０ｄと、ｐ領域５０ｄの半導体基板２１寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるＩ領域５０ｃと、Ｉ領域５０ｃの半導体基板２１寄りの面に接し、ｎ型不純物を中濃度以上にドープさせバンドギャップエネルギーが半導体基板２１よりも大きい材料からなり、Ｉ領域５０ｃから半導体基板２１側に向かう程不純物濃度が低下する濃度減少部（５４〜５７）を有するｎ領域５０ｂが含まれている。 （もっと読む）

【課題】断線等の問題を抑制しつつ逆メサの段差に配線を設けることができる半導体装置の製造方法を提供する。
【解決手段】エッチングにより半導体基板に逆メサ段差部を形成する。逆メサ段差部の下段における半導体基板の表面に、電極を設ける。逆メサ段差部内を埋めるように当該逆メサ段差部の高さよりも厚い絶縁膜を設ける。逆メサ段差部内に絶縁膜を残すように、絶縁膜積層工程で積層した絶縁膜に対してエッチバックを行う。電極に接続する配線を、逆メサ段差部に残された絶縁膜の上方に設ける。このとき、電極とのコンタクトをとる部分を対象にして、層間絶縁膜に対し開口を形成する。開口形成後、配線を、層間絶縁膜上であって逆メサ段差部の上方の領域に蒸着する。コンタクト開口を介して、配線が電極と接続する。 （もっと読む）

【課題】成長時間を短縮してスループットを向上することが可能なトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】基板２上に、電子供給層６，１０及びチャネル層８を有する高電子移動度トランジスタ構造層３を形成する工程と、高電子移動度トランジスタ構造層３上に、コレクタ層１４、ベース層１５、エミッタ層１６及びノンアロイ層１８を有するヘテロバイポーラトランジスタ構造層４を形成する工程と、を有するトランジスタ用エピタキシャルウェハの製造方法において、ヘテロバイポーラトランジスタ構造層４を、気相成長法により成長温度４００℃以上６００℃以下で、かつ、一定の成長温度で成長するようにした。 （もっと読む）

【課題】キャリア捕獲中心の少ないＳｉＣ半導体素子を提供する。
【解決手段】ｎ型またはｐ型のＳｉＣ基板１１と、ｎ型またはｐ型の少なくとも１つのＳｉＣエピタキシャル層１２、あるいはｎ型またはｐ型の少なくとも１つのイオン注入層１４と、を有し、ｐｎ接合界面付近および伝導度変調層（ベース層）内を除いた、ＳｉＣ基板表面付近、ＳｉＣ基板とＳｉＣエピタキシャル層との界面付近、およびＳｉＣエピタキシャル層の表面付近のうち少なくとも１つの領域１００に、炭素注入層、珪素注入層、水素注入層、またはヘリウム注入層を有し、かつ、炭素原子、珪素原子、水素原子、またはヘリウム原子をイオン注入することで導入した格子間炭素原子をアニーリングにより伝導度変調層内へ拡散させるとともに格子間炭素原子と点欠陥とを結合させることで、電気的に活性な点欠陥が低減された領域を伝導度変調層内に有するＳｉＣバイポーラ型半導体素子。 （もっと読む）

【課題】裏面コンタクト構造体及びその構造体を製造する方法を提供する。
【解決手段】表面及び対向する裏面を有する基板１００の表面上に第１誘電体層１０５を形成することと、第１誘電体層を貫通して前記基板の表面にまで延びる導電性の第１スタッド・コンタクト１４０Ｂを第１誘電体層内に形成することと、基板の裏面から基板を薄くして基板の新しい裏面を形成することと、基板の新しい裏面から前記第１誘電体層まで延びるトレンチ１６５を基板内に形成して第１スタッド・コンタクトの底面をトレンチ内に露出させることと、基板の新しい裏面、トレンチの側壁、第１誘電体層の露出面、及び第１スタッド・コンタクトの露出面の上に、トレンチを完全に充填するのに十分には厚くない共形導電層１７０、１７５を形成することと、を含む前記方法。 （もっと読む）

【課題】エミッタ層からコレクタ層を経由してベース層へ移動する電荷の移動を阻止し、エミッタ層からコレクタ層を経由してベース層に注入される電荷を無くすことで、コレクタ層における欠陥の成長を防止することが可能な炭化珪素半導体装置を提供する。
【解決手段】本発明の炭化珪素半導体装置は、炭化珪素半導体基板により構成された炭化珪素半導体装置であり、第１の導電型のコレクタ層１０２と、コレクタ層の上部に設けられた第２の導電型のベース層１０４と、ベース層の一部として設けられたベース電極１０５と、ベース層上に設けられベース電極と離間して設けられたエミッタ層１０７と、ベース電極からエミッタ層に対して移動する電荷の経路において、コレクタ層内に設けられた、コレクタ層内における電荷の経路を遮断する絶縁体層１１２とを有する。 （もっと読む）

【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタポリシリコンに対する良好なコンタクトを得ることができる半導体装置及びその半導体装置の製造方法を提供する。
【解決手段】ラテラル・バイポーラトランジスタを有する半導体装置であって、ラテラル・バイポーラトランジスタは、第１の導電層を構成する基板と、第１の導電層上に配置されたｎ−ｈｉｌｌ層３１２と、ｎ−ｈｉｌｌ層３１２を囲む素子分離酸化膜３２０に開口されたオープン領域と、オープン領域上に形成されるポリシリコン膜９１０と、ポリシリコン膜９１０から固相拡散されたエミッタ領域と、素子分離酸化膜３２０に形成されたダミーゲートポリシリコン７０６と、を有し、ダミーゲートポリシリコン７０６によってポリシリコン膜９１０からの固相拡散されるエミッタ領域の形状が制御される。 （もっと読む）

【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタ、コレクタ間の耐圧をより高めることができる半導体装置を提供する。
【解決手段】ＨＣＢＴ１００は、第１の導電層を構成する基板１と、ｎ−ｈｉｌｌ層１１と、素子分離酸化膜６とを備え、ｎ−ｈｉｌｌ層１１は第２の導電層と第３の導電層を含み、第３の導電層は第４の導電層を含み、第４の導電層はエミッタ電極３１Ａと接続し、コレクタ電極３１Ｂをさらに備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂを備え、ｎ−ｈｉｌｌ層１１はコレクタ電極３１Ｂと電気的に接続し、少なくとも２つのコレクタ電極３１Ｂは、コレクタ電極３１Ｂ同士を結ぶ直線と、ｎ−ｈｉｌｌ層１１に備わる少なくとも一つの側面の２つの対向する位置を結ぶ直線とが直交する位置にあることを特徴とする。 （もっと読む）

【課題】バイポーラトランジスタのエミッタ窓における絶縁膜厚の変動をなくし、素子特性が安定した半導体装置を提供する。
【解決手段】バイポーラトランジスタを、コレクタ領域を含む基板１、基板１上にエピタキシャル成長で形成されたＳｉＧｅ層１２６、ＳｉＧｅ層１２６上にポリシリコンによって形成されたエミッタ１０８を備え、エミッタ１０８とＳｉＧｅ層１２６との界面において、ポリシリコン膜１０６とＳｉＮ膜１２７とでエミッタ窓１２０を形成し、ＳｉＮ膜１２７がＳｉＧｅ層１２６の直上に配置されるように形成する。 （もっと読む）

【課題】異なる不純物濃度の埋め込み層を有する半導体装置を短時間かつ低コストで製造する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の表面に第１の酸化膜１１を形成する第１の酸化膜形成ステップと、フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部１２を形成ステップと、前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、前記第１の不純物を熱拡散させる第１の熱拡散ステップと、を有する。 （もっと読む）

【課題】ＧａＡｓＳｂ系の化合物半導体のベース層を有するＩｎＰ系ＨＢＴで、大きな電流利得が得られるようにする。
【解決手段】コレクタ層１０２の上に形成されてＧａ，Ａｓ，およびＳｂから構成された化合物半導体からなるベース層１０３と、ベース層１０３の上に接して形成されたスペーサ層１０４と、スペーサ層１０４の上に接して形成されてＩｎおよびＰから構成された化合物半導体からなるエミッタ層１０５とを備える。スペーサ層１０４は、ベース層１０３の伝導帯端のエネルギー準位よりも低く、エミッタ層１０５の伝導帯端よりも高い伝導帯端のエネルギー準位を有し、ベース層１０３の価電子帯端のエネルギー準位よりも低く、エミッタ層１０５の価電子帯端よりも高い価電子帯端のエネルギー準位を有した状態で、ベース層１０３およびエミッタ層１０５に接して形成されている。 （もっと読む）

【課題】トランジスタの占有面積をほとんど増やすことなく、かつ、ＨＢＴとＨＦＥＴとを接続する配線による悪影響を受けないＢｉ−ＨＦＥＴ（半導体装置）を提供する。
【解決手段】基板１０１上に形成されたＨＦＥＴ１６０と、ＨＦＥＴ１６０上に形成されたＨＢＴ１７０とを備え、ＨＦＥＴ１６０は、チャネル層１０２と、コンタクト層１０４とを有し、ＨＢＴ１７０は、ＨＦＥＴ１６０のコンタクト層１０４と接続、又は、一体化されたサブコレクタ層１０７と、コレクタ層１０８と、ベース層１０９と、エミッタ層１１０と、エミッタキャップ層１１１と、エミッタコンタクト層１１２とを有し、コレクタ層１０８、ベース層１０９及びエミッタ層１１０は、メサ形状の構造体であるベースメサ領域８３０を構成し、ゲート電極２０２は、第一のコレクタ電極２０３とベースメサ領域８３０との平面的な間に設けられたリセス領域８２０内に形成されている。 （もっと読む）

【課題】パターン形成不良が発生することを抑制する。
【解決手段】まず、Ｎ型コレクタとなる基板１１０上に、第１開口部（不図示）を有するシリコン酸化膜１２０を形成する。次いで、シリコン酸化膜１２０及び第１開口部に露出した基板１１０の表面上に第１絶縁膜を形成する。次いで、第１絶縁膜をエッチバックすることにより、シリコン酸化膜１２０の第１開口部における側壁のみに、第１絶縁膜を残存させて、側壁部を形成する。次いで、シリコン酸化膜１２０等の上に、ベース引出部１４４となるポリシリコン膜を形成する。次いで、ポリシリコン膜上に、第２開口部（不図示）を有する第２絶縁膜を形成する。次いで、第２絶縁膜をマスクとして、ポリシリコン膜のうち、第２開口部により露出している部分を酸化してシリコン酸化膜に変化させる。次いで、シリコン酸化膜に変化させた部分を選択的に除去する。次いで、側壁部と第２絶縁膜を選択的に除去する。 （もっと読む）

【課題】BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制する。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。 （もっと読む）

【課題】セルフアライメントにより容易に電極を形成することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】エッチングストッパ層２の上方に、Ｓｂを含み、所定の溶液に対するエッチング耐性がエッチングストッパ層２よりも低いＳｂ含有層３ｂを形成し、Ｓｂ含有化合物半導体層３ｂ上に、Ａｓを含み、前記所定の溶液に対するエッチング耐性がエッチングストッパ層２よりも低いＡｓ含有層３ｃを形成する。そして、前記所定の溶液を用いて、導電膜４をエッチングマスクとし、Ｓｂ含有層３ｂ及びＡｓ含有層３ｃをメサ状にウェットエッチングし、平面視でＳｂ含有層３ｂ及びＡｓ含有層３ｃから離間した位置において化合物半導体層１の上方に導電膜５ａを形成する。 （もっと読む）

【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】高温や電流密度が高い条件下でも基板へ少数キャリアが到達するのを防いで、順方向電圧の増大を防ぐことができるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ｐｉｎダイオード２０では、ｎ型ＳｉＣ基板２１とｎ型のドリフト層２３との間に形成されている厚さを２０μｍとしたｎ型のバッファ層２２が、ｐ型のアノード層２４,２５からの正孔のトラップとして働いて、正孔(少数キャリア)がｎ型ＳｉＣ基板２１へ到達することを防ぐ。これにより、正孔(少数キャリア)がｎ型ＳｉＣ基板２１へ到達することを防いで、ｎ型ＳｉＣ基板２１から積層欠陥が拡大するのを防いで、順方向電圧の増大を防止できる。 （もっと読む）

【課題】制御電極による制御能力を向上できるバイポーラ半導体素子を提供する。
【解決手段】このゲートターンオフサイリスタは、隣り合う２列Ｒ１,Ｒ２のメサ型のアノードエミッタ層５の間で列方向に延在している列間の第１のコンタクトホール２０Ｂに形成された第１のゲート端子１５だけでなく、各列Ｒ１,Ｒ２の端側で各列Ｒ１,Ｒ２に沿って列方向に延在している端側の第２,第３のコンタクトホール２０Ｃ,２０Ｄに形成された第２,第３のゲート端子１６,１７を有する。これにより、列間の第１のゲート端子１５と端側の第２,第３のゲート端子１６,１７とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。 （もっと読む）

【課題】高速動作性・高電流駆動力を有するヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。
【解決手段】バイポーラトランジスタは、コレクタとして機能するＳｉ単結晶層３と、Ｓｉ単結晶層３の上に形成された単結晶のＳｉ／ＳｉＧｅＣ層３０ａ及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、エミッタ開口部を有する酸化膜３１と、エミッタ電極５０と、エミッタ層３５とを備えている。単結晶のＳｉ／ＳｉＧｅＣ層３０ａに真性ベース層５２が形成され、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの一部と多結晶のＳｉ／ＳｉＧｅＣ層３０ｂとＣｏシリサイド層３７ｂとにより、外部ベース層５１が構成されている。エミッタ電極の厚みは、エミッタ電極５０に注入されたボロンがエミッタ電極５０内を拡散して、エミッタ−ベース接合部まで達しないように設定されている。 （もっと読む）