【課題】狭い範囲の電圧変化に対して容量が線形的に、大きく変化する特性を実現する。
【解決手段】ＩｎＰの半導体基板２１上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されるバラクタダイオード５０において、半導体基板２１上にエピタキシャル結晶成長させた層には、ｐ型不純物を高濃度にドープさせバンドギャップエネルギーが半導体基板２１よりも小さい材料からなるｐ領域５０ｄと、ｐ領域５０ｄの半導体基板２１寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるＩ領域５０ｃと、Ｉ領域５０ｃの半導体基板２１寄りの面に接し、ｎ型不純物を中濃度以上にドープさせバンドギャップエネルギーが半導体基板２１よりも大きい材料からなり、Ｉ領域５０ｃから半導体基板２１側に向かう程不純物濃度が低下する濃度減少部（５４〜５７）を有するｎ領域５０ｂが含まれている。 （もっと読む）

【課題】成長時間を短縮してスループットを向上することが可能なトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】基板２上に、電子供給層６，１０及びチャネル層８を有する高電子移動度トランジスタ構造層３を形成する工程と、高電子移動度トランジスタ構造層３上に、コレクタ層１４、ベース層１５、エミッタ層１６及びノンアロイ層１８を有するヘテロバイポーラトランジスタ構造層４を形成する工程と、を有するトランジスタ用エピタキシャルウェハの製造方法において、ヘテロバイポーラトランジスタ構造層４を、気相成長法により成長温度４００℃以上６００℃以下で、かつ、一定の成長温度で成長するようにした。 （もっと読む）

【課題】コレクタメサ表面で発生するコレクタリーク電流を抑制し、微細なＨＢＴのコレクタ耐圧特性を改善する。
【解決手段】第２サブコレクタ層１０３は、第１サブコレクタ層１０２より平面視で小さい面積に形成されている。また、コレクタ層１０４は、第２サブコレクタ層１０３を構成している半導体層１３２より平面視で大きい面積に形成されている。また、ベース層１０５は、コレクタ層１０４より平面視で小さい面積に形成されている。また、エミッタ層１０６は、ベース層１０５より平面視で小さい面積に形成されている。加えて、第２サブコレクタ層１０３を構成している半導体層１３２およびベース層１０５は、平面視でコレクタ層１０４の内側の領域に形成されている。 （もっと読む）

【課題】充分な選択比を備え、また、除去が比較的容易なエッチングストッパ層を得る。
【解決手段】ＧａＡｓ基板１０上に設けられた高電子移動度トランジスタ構造２０と、高電子移動度トランジスタ構造２０の上に設けられたヘテロ接合バイポーラトランジスタ構造４０と、を備え、高電子移動度トランジスタ構造２０とヘテロ接合バイポーラトランジスタ構造４０との間には、Ａｓ濃度が１．０×１０^１６ａｔｏｍｓ／ｃｃ以上１．０×１０^２１ａｔｏｍｓ／ｃｃ以下のＩｎＧａＡｓＰ層からなるエッチングストッパ層３０を備える。 （もっと読む）

【課題】配管パージ等の作業を行うことなく、電気的特性等に影響を与える残留したＴｅやＳｅのエピタキシャル層中への混入を防止できるトランジスタ用エピタキシャルウェハを提供する。
【解決手段】基板１００と化合物半導体層２００とコンタクト層３００とを有し、コンタクト層３００は、ｎ型不純物としてＴｅ又はＳｅがドーピングされたＩｎ組成比ｘが０．３≦ｘ≦０．６で一定のｎ型ＩｎＧａＡｓ層からなり、ｎ型ＩｎＧａＡｓ層は、ｎ型不純物濃度が１．０×１０¹⁹ｃｍ^-3以上５．０×１０¹⁹ｃｍ^-3以下で、且つ、炭素濃度が１．０×１０¹⁶ｃｍ^-3以上３．０×１０¹⁸ｃｍ^-3以下であり、化合物半導体層２００は、バッファ層４００を備え、バッファ層４００は、アンドープＡｌＡｓ層からなる第１バッファ層４０１と、Ａｌ組成比ｙが０＜ｙ＜１のアンドープＡｌＧａＡｓ層からなる第２バッファ層４０２とからなるものである。 （もっと読む）

【課題】ＨＥＭＴの移動度の低下を抑制することが可能なトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】高電子移動度トランジスタ構造層３を、気相成長法により成長温度６００℃以上７５０℃以下、Ｖ／III比１５０以下の条件で成長し、バイポーラトランジスタ構造層４を、気相成長法により成長温度４００℃以上６００℃以下、Ｖ／III比７５以下の条件で成長し、さらにノンアロイ層１８を、３８０℃以上４５０℃以下の成長温度で成長する。 （もっと読む）

【課題】電流利得や電流利得遮断周波数などの他の素子性能を劣化させることなく、ヘテロ接合バイポーラトランジスタのオン電圧が効果的に低減できるようにする。
【解決手段】基板１０１の上に、サブコレクタ層１０２、コレクタ層１０３、ベース層１０４、第１エミッタ層１０５、第２エミッタ層１０６、および、キャップ層１０７が順次積層されており、第２エミッタ層１０６は、第１エミッタ層１０５に対してウェットエッチング法により選択的に除去される半導体材料によって形成され、かつ、第２エミッタ層１０６を構成する半導体が不純物添加によって縮退している。加えて、このＨＢＴの第１エミッタ層１０５は、ベース層１０４の側に配置されて不純物が添加された第１半導体層１５１と、第２エミッタ層１０６の側に第１半導体層１５１に接して配置されて不純物が無添加の第２半導体層１５２とから構成されている。 （もっと読む）

【課題】バイポーラトランジスタの動作速度を高速化できるようにした半導体装置の製造方法を提供する。
【解決手段】単結晶Ｓｉ基板１に設けられたｎ型のコレクタ層２０と、コレクタ層２０の表面の周辺部上に設けられたＳｉＯ₂膜２１と、ＳｉＯ₂膜２１を覆ってコレクタ層２０の表面の中央部に接合するｐ型のベース層３０と、を有し、ベース層３０は、コレクタ層２０の表面の中央部上に設けられた単結晶ＳｉＧｅ膜３１ａと、ＳｉＯ₂膜２１を覆うように単結晶ＳｉＧｅ膜２１上に積層された単結晶Ｓｉ膜３５ａとを含む。ベース層３０とコレクタ層２０との接合領域６０がコレクタ層２０の表面の中央部に限定されるため、接合面積を小さくすることができ、ベース層とコレクタ層との間の容量Ｃ_BCを低減することができる。 （もっと読む）

【課題】ＧａＡｓ基板からＨＢＴ構造層に伝搬する転位を抑制したトランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ構造層３が形成され、高電子移動度トランジスタ構造層３上にヘテロバイポーラトランジスタ構造層４が形成されたトランジスタ素子において、ＧａＡｓ基板２の転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下であり、高電子移動度トランジスタ構造層３とヘテロバイポーラトランジスタ構造層４との間に、ＩｎＧａＰからなるエッチングストッパ層１２と、エッチングストッパ層１２上に設けられたＧａＡｓからなる安定化層２１と、を設けたものである。 （もっと読む）

【課題】BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制する。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。 （もっと読む）

【課題】セルフアライメントにより容易に電極を形成することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】エッチングストッパ層２の上方に、Ｓｂを含み、所定の溶液に対するエッチング耐性がエッチングストッパ層２よりも低いＳｂ含有層３ｂを形成し、Ｓｂ含有化合物半導体層３ｂ上に、Ａｓを含み、前記所定の溶液に対するエッチング耐性がエッチングストッパ層２よりも低いＡｓ含有層３ｃを形成する。そして、前記所定の溶液を用いて、導電膜４をエッチングマスクとし、Ｓｂ含有層３ｂ及びＡｓ含有層３ｃをメサ状にウェットエッチングし、平面視でＳｂ含有層３ｂ及びＡｓ含有層３ｃから離間した位置において化合物半導体層１の上方に導電膜５ａを形成する。 （もっと読む）

【課題】同一基板上にヘテロ接合バイポーラトランジスタ（ＨＢＴ）と電界効果トランジスタ（ＦＥＴ）とが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供する。
【解決手段】ＨＢＴ１０１Ａにおいては、サブコレクタ層が複数の半導体層１３〜１５の積層構造からなり、かつ、サブコレクタ層においてコレクタ層１７より張り出した部分上にコレクタ電極２８が形成されている。ＦＥＴ１０１Ｂ、１０１Ｃにおいては、ＨＢＴ１０１Ａのサブコレクタ層をなす複数の半導体層のうち半導体基板１側の少なくとも１層の半導体層１３が、キャップ層の少なくとも一部の層を兼ねている。ＨＢＴサブコレクタ層の総膜厚が５００ｎｍ以上であり、ＦＥＴキャップ層の総膜厚が５０ｎｍ以上３００ｎｍ以下である。 （もっと読む）

【課題】トランジスタをより高速に動作させることができるようにする。
【解決手段】リン酸および過酸化水素水を用いたウェットエッチングにより選択的にＩｎＧａＡｓをエッチングすることで、ｎ−ＩｎＧａＡｓ層１０２をパターニングしてソースコンタクト層（第１半導体層）１１２を形成するとともに、チャネル層１１４の側部をエッチングして幅が狭くされたチャネル層１１４ａを形成する。このウェットエッチングにより、所望のメサ幅（例えば１５ｎｍ）としたチャネル層１１４ａを形成する。 （もっと読む）

【課題】ヘテロ接合バイポーラトランジスタのエミッタメサがより正確に形成できるようにする。
【解決手段】第１エミッタ電極１０７ｂの側部には、例えば酸化シリコンからなる庇部１０８が形成され、また、少なくともキャップ層１０６を含んで構成されたエミッタメサの露出している側面から庇部１０８の下部の領域のレッジ構造部１０５ａにかけて形成された、例えば窒化シリコンからなる被覆層１０９が形成されている。被覆層１０９が、庇部１０８の側面，庇部１０８の下面，エミッタメサの側部，およびレッジ構造部１０５ａの上にかけて形成されている。 （もっと読む）

【課題】犠牲エミッタ膜を高い選択性で除去することにより特性のバラツキを抑制し、高精度なホトリソグラフィー技術を必要としないシリコンゲルマニウムトランジスタの製造方法を提供する。
【解決手段】ＳｉＧｅ膜６上のシリコン酸化膜８上にＮ型の犠牲エミッタポリシリコン２３を形成し、その周囲にシリコン窒化膜からなるサイドウォール７を形成する。次に、ノンドープのポリシリコン膜２４を形成し、サイドウォール７及び犠牲エミッタポリシリコン２３をマスクにＳｉＧｅ膜６にＰ型不純物をイオン注入して、外部ベース領域を形成する。次に、犠牲エミッタポリシリコン２３をエッチングして除去し、その下のシリコン酸化膜８も除去する。その後、犠牲エミッタポリシリコン２３等が除去されたエミッタ部分にエミッタポリシリコンを形成する。犠牲エミッタポリシリコン２３をエッチングして除去する工程では、エッチャントとしてＴＭＡＨ水溶液を使用する。 （もっと読む）

【課題】ＧａＡｓ基板上にＨＥＭＴ、ＨＢＴを順次積層してなるトランジスタ素子において、ＨＥＭＴの移動度の低下を抑制することが可能なトランジスタ素子を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ（ＨＥＭＴ）３が形成され、ＨＥＭＴ３上にヘテロバイポーラトランジスタ（ＨＢＴ）４が形成されたトランジスタ素子において、ＨＥＭＴ３がアンドープＩｎＧａＡｓＰからなるバリア層１０を有する。 （もっと読む）

【課題】ＨＢＴの高速性および信頼性が向上できるようにする。
【解決手段】エミッタメサの部分の側面およびレッジ構造部１０５ａの表面には、これらを被覆するように、窒化シリコン（ＳｉＮ）からなる第１絶縁層１０８が形成されている。また、第１絶縁層１０８の周囲からベース電極１１１の上面にかけて（渡って）窒化シリコンからなる第２絶縁層１０９が形成されている。第２絶縁層１０９は、第１絶縁層１０８の側面、レッジ構造部１０５ａとベース電極１１１との間のベース層１０４の上、およびベース電極１１１の上面を覆うように形成されている。基板１０１の平面方向において、レッジ構造部１０５ａの外形は第１絶縁層１０８の外形と同じに形成されている。また、エミッタメサより離れる方向のベース電極１１１の外周部分が、第１絶縁層１０８の外周部分に重なって形成されている。 （もっと読む）

【課題】エミッタメサの加工精度を損ねることなく、ＨＢＴの高速性および信頼性が向上できるようにする。
【解決手段】エミッタメサの部分の側面およびレッジ構造部１０５ａの表面には、これらを被覆するように、ＳｉＮからなる第１絶縁層１０８が形成されている。また、第１絶縁層１０８の周囲には、酸化シリコンからなる第２絶縁層１０９が形成されている。第２絶縁層の下端部には、レッジ構造部１１０５ａが形成されている領域より外側に延在し、第１絶縁層１０８およびレッジ構造部１０５ａの側方のベース層１０４との間に空間を形成する庇部１０９ａが形成されている。 （もっと読む）

【課題】ＨＢＴ（ヘテロジャンクション・バイポーラトランジスタ）による段差を低減し、接合面積をより小さくできる製造方法を提供する。
【解決手段】半絶縁性のＩｎＰからなる基板１０１の上に形成されたアンドープＩｎＰからなる第１半導体層１０２と、第１半導体層１０２の上に接して形成された第１導電型のＩｎＰからなるエミッタ層１０３と、第１半導体層１０２の上に接して形成されたＩｎＧａＡｓからなるコレクタ層１０８と、第１半導体層１０２の上に接して形成され、エミッタ層１０３およびコレクタ層１０８に挟まれて配置された第２導電型のＩｎＧａＡｓからなるベース層１０５とを備える。また、半絶縁性のＩｎＰからなる第１分離層１０６ａおよび第２分離層１０６ｂを備える。 （もっと読む）

【課題】ＣＭＰによる平坦化処理の工程数を減らし、平坦化処理の際に用いられるストッパー膜の膜厚バラツキを低減できるようにした半導体装置の製造方法を提供する。
【解決手段】第１の溝ｈ１及び第２の溝ｈ２をポリシリコン膜１２で充填するとともに、素子形成領域４をポリシリコン膜１２で覆う工程と、シリコン酸化膜９をマスクにポリシリコン膜１２をエッチングすることで、素子形成領域４からポリシリコン膜１２を除去する工程と、素子形成領域４からポリシリコン膜１２を除去した後で、第１の溝ｈ１及び第２の溝ｈ２をシリコン酸化膜１３で充填するとともに、素子形成領域４をシリコン酸化膜１３で覆う工程と、シリコン酸化膜１３の上面をＣＭＰにより平坦化する工程とを含む。 （もっと読む）