【課題】酸化シリコン層又は窒化シリコン層が側壁部に形成されたシリコン含有層の除去を、残渣が生じることなく、かつ、下層膜のロスを生じさせずに行うことができ、良質な半導体装置を製造することのできる半導体装置の製造方法を提供する。
【解決手段】基板上に形成され、パターニングされたシリコン含有層の側壁部を窒化シリコン層又は酸化シリコン層で覆うように窒化シリコン層又は酸化シリコン層を形成する成膜工程と、シリコン含有層を選択的に除去し、側壁部に形成された窒化シリコン層又は酸化シリコン層を残すプラズマエッチング工程とを具備した半導体装置の製造方法であって、プラズマエッチング工程では、ＳＦ_６ガスを含むエッチングガスを用いる。 （もっと読む）

【課題】レジスト層、中間層、レジスト層のパターン形状をさらに良好にする半導体装置の製造方法を提供する。
【解決手段】下層フォトレジスト７、無機材料の中間層８、上層フォトレジスト９を形成し、上層フォトレジスト９をパターニングして上層レジストパターン9aを形成し、半導体基板１をチャンバー内の下部電極上に設置し、チャンバー内に二酸化硫黄ガス、酸素ガスを有する第１反応ガスを導入してプラズマを発生させるとともに下部電極への高周波電力の供給を切断して上層レジストパターン9aをトリミングし、第１反応ガスを第２反応ガスに置換するとともに下部電極に高周波電力を供給して上層レジストパターン9aをマスクにして中間層８をエッチングして中間層パターン8aを形成し、第２反応ガスを第３反応ガスに置換してプラズマを発生させるとともに下部電極に高周波電力を供給して中間層パターン8aをマスクにして下層フォトレジスト層７をエッチングする。 （もっと読む）

【課題】微細なパターンと比較的サイズが大きめのパターンとを有するパターン形成方法で、サイズが大きめのパターンを従来に比して精度良く形成することができるパターン形成方法を提供する。
【解決手段】実施形態によれば、加工対象上の芯材膜３１に開口を形成した後、マスク膜３２をコンフォーマルに形成する。マスク膜３２をエッチバックして芯材膜３１の側面に第１の幅のマスク膜３２を残す。開口の形成領域以外の領域にレジストパターン３５ａを形成し、これをマスクに芯材膜３１をエッチングする。さらに、芯材膜３１をスリミングして第１の幅より小さい第２の幅のラインアンドスペース状のパターンを形成する。側壁膜をコンフォーマルに形成した後、エッチバックし、さらに芯材膜３１を除去して、加工対象上に側壁膜からなる側壁パターンを形成する。そして側壁パターンで加工対象をエッチングする。 （もっと読む）

【課題】レジストパターンの形成において、残膜をエッチングする工程後のレジストパターンの凸部の幅が、残膜をエッチングする工程前におけるレジストパターンの凸部の幅以上の所望の幅となることを可能とする。
【解決手段】凹凸パターンが転写されたレジスト膜２の残膜エッチング工程が、エッチングの際に堆積物４を生成する堆積性ガスを含有する第１のエッチングガスを用いて、レジストパターンにおける凸部の側壁に堆積物４が堆積しかつ残膜がエッチングされる条件でレジスト膜２をエッチングする第１のエッチング工程を含み、堆積物４を含めた上記凸部の幅が残膜エッチング工程前における上記凸部の幅以上の所望の幅となるように第１のエッチング工程以後の工程によってレジスト膜２をエッチングする。 （もっと読む）

【課題】本発明は、密部スペース幅２０ｎｍ以下のパターンにおいて、疎密マイクロローディングの低減を可能とするプラズマ処理方法を提供する。
【解決手段】本発明は、シリコン基板上に密部スペース幅２０ｎｍ以下のパターンのマスクを有する試料のシリコンをプラズマエッチングするプラズマ処理方法において、Ｃｌ₂ガスとＮ₂ガスの混合ガスを用い、０.１Ｐａ以下の圧力で、デューティー比５％〜５０％の時間変調された間欠的な高周波電力を前記試料に印加しながら、シリコンのエッチングを行うことを特徴とするプラズマ処理方法である。 （もっと読む）

【課題】露光装置の解像限界よりも微細な非周期的な部分を含むパターンを、露光装置を用いて形成する。
【解決手段】パターン形成方法は、ウエハＷ上に第１Ｌ＆Ｓパターン７１を形成し、第１Ｌ＆Ｓパターン７１を覆うように第１保護層４８、周期方向が直交する第２Ｌ＆Ｓパターン７８、及びフォトレジスト層６０を形成し、第２Ｌ＆Ｓパターン７８の一部と重なるように、フォトレジスト層６０に第１開口部６０Ａ，６０Ｂを有する第３パターンを形成し、第１開口部６０Ａ，６０Ｂを介して第１保護層４８に第２開口部４８Ａ，４８Ｂを形成し、第２開口部４８Ａ，４８Ｂを介して第１Ｌ＆Ｓパターン７１の一部を除去する。 （もっと読む）

【課題】ラインパターン構造物の形成方法を提供すること。
【解決手段】ラインパターン構造物及びその形成方法において、ラインパターン構造物は切断部位を含むライン形状を有する少なくとも１つの第１ラインパターンを含む。最外郭に位置する前記第１ラインパターンと隣り合って前記第１ラインパターンと平行した延在ラインと、前記第１ラインパターンの切断部位と隣接する領域で前記第１ラインパターン方向へ向かうように前記延在ラインから突出された少なくとも１つの突出パターンを含む２つの第２ラインパターンを含む。前記ラインパターン構造物は不良が減少し、簡単な工程を通じて形成されてもよい。 （もっと読む）

【課題】金属エッチングと、残存フォトレジスト及び残留側壁パッシベーションの剥離のための改良された技術を提供する。
【解決手段】単一のエッチングチャンバ内で、金属エッチングと、エッチングマスク剥離と、残留側壁パッシベーションの除去とを実行する方法。ウエハは、エッチングチャンバ内に配置される。ウエハ上で、金属エッチングが実行される。酸素とアルゴンとの混合物等の剥離ガスが、エッチングチャンバに提供され、酸素プラズマを形成するために励起される。酸素プラズマは、エッチングマスクをウエハから剥離させ、残留側壁パッシベーションを除去する。酸素プラズマは、更に、エッチングチャンバをクリーニングする。 （もっと読む）

【目的】マスクの厚さを所定の値にし、後退量とエッチング量の比を所定の値にしてトレンチの開口部の端部を丸めることで、ゲート酸化膜形成温度を９５０℃未満の低い処理温度にした場合でもゲート酸化膜の良好な耐圧特性と長期信頼性が得られる半導体装置の製造方法を提供すること。
【解決手段】マスクであるシリコン酸化膜２の端部１０をトレンチ８の開口部９の端部Ａから後退させる量Ｘと、等方性ドライエッチングによるエッチング量Ｙとの比（Ｘ／Ｙ）を２以上５以下に設定することで、Ｑｂｄの値を高くすることができて、良好なトレンチ８の開口部９の端部Ａと段差１２の端部Ｂの形状を丸めることができる。その結果、その後形成するゲート酸化膜１４の熱処理温度を、９５０℃未満、あるいは、９００℃以下で行った場合でも、ゲート酸化１４の良好な耐圧特性と長期信頼性を得ることが可能となる。 （もっと読む）

【課題】Ｄ−ＲＡＭのキャパシタを形成するシリンダのドライエッチ加工において、従来技術の製造方法ではアスペクト比が高いシリンダやコンタクトの形状がボーイング形状となり隣接するホール間ショートの問題やホール内に形成する電極成膜のカバレッジ異常などの問題が発生する。
【解決手段】本発明ではシリコン酸化膜４ａにコンタクトホールを形成する際にボーイングが発生する部分にＬｏｗ−ｋ膜の炭化シリコン酸化膜５を挿入して積層構造とし、ドライエッチでシリコン酸化膜４ａのエッチング速度に対し、炭化シリコン酸化膜５のエッチング速度が１／５〜１／１０と遅い条件にすることでボーイング形状の抑制を可能にした。 （もっと読む）

【課題】製造工程時間の増加を抑制して、微細なラインアンドスペースパターンを形成可能な半導体装置の製造方法を提供する。
【解決手段】被加工材であるシリコン酸化膜２３上に、パターニングされた芯材３１ａとなるアンドープ多結晶シリコン膜３１を形成する工程と、アンドープ多結晶シリコン膜３１をスリミングして芯材３１ａとする工程と、芯材３１ａの側面及び上面、並びにシリコン酸化膜２３の上面を被うように、シリコン酸化膜２３と同じシリコン酸化膜にボロンが導入されたＢドープ多結晶シリコン膜３４を形成する工程と、芯材３１ａ及びシリコン酸化膜２３の上面のＢドープ多結晶シリコン膜３４を除去し、芯材３１ａの側面にＢドープ多結晶シリコン膜３４からなる側壁マスク膜３４ａを形成する工程と、芯材３１ａを除去する工程と、側壁マスク膜３４ａをマスクとしてシリコン酸化膜２３をエッチング加工する工程とを備える。 （もっと読む）

【課題】スペーサーを形成すべき凸部の相互間隔、溝の幅、又は孔の径が小さい場合に、基板保護膜を用いる必要がなく、かつノッチを生じさせずにスペーサーを形成する。
【解決手段】スペーサーを形成する時の異方性エッチングにおいて、「１−（異方性エッチングおける第２スペーサー形成膜５の垂直方向のエッチングレートに対する水平方向のエッチングレートの比）」を異方性度と定義し、「（第１スペーサー形成膜４の膜厚Ｔ１−第２スペーサー形成膜５の膜厚Ｔ２）／（第１スペーサー形成膜４の膜厚Ｔ１）」を第１スペーサー形成膜４の第２スペーサー形成膜５に対する膜厚増分率と定義した時に、第２スペーサー形成膜５の垂直方向のエッチングレートを第１スペーサー形成膜４の垂直方向のエッチングレートより小さく、かつ第１スペーサー形成膜４の垂直方向のエッチングレートに異方性度と膜厚増分率のうち小さい方を乗じた値より大きいエッチング条件にする。 （もっと読む）

【課題】微細なパターンを精度良く形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工体１上にＣを含む材料からなる芯材２を選択的に形成する工程と、芯材２の上面および側面を覆うように、酸素を含まない材料からなる保護膜３を形成する工程と、保護膜３を介して芯材２と被加工体１を覆うように酸化膜４を形成する工程と、芯材２の側方に少なくとも酸化膜４からなる側壁５を加工形成する工程と、少なくとも芯材２を除去した後、側壁５をマスクとして用いて被加工体１をエッチングし、側壁５のパターンを転写する工程と、を含む。 （もっと読む）

【課題】ＳＷＰにおいて、側壁部の形状の対称性を高め、被エッチング膜をエッチングするときの加工精度を向上させることができるマスクパターンの形成方法を提供する。
【解決手段】基板上の被エッチング膜の上に形成されたシリコン膜よりなる第１のライン部が配列したシリコン膜パターンの表面を等方的に被覆するように、カーボン膜を成膜する成膜工程Ｓ１８と、カーボン膜を第１のライン部の上部から除去すると共に、第１のライン部の側壁部として残存するように、カーボン膜をエッチバックするエッチバック工程Ｓ１９と、第１のライン部を除去し、側壁部が配列したマスクパターンを形成するシリコン膜除去工程Ｓ２０とを有する。 （もっと読む）

【課題】ＳＷＰによりマスクパターンを形成する場合に、反射防止膜のエッチング工程を省略し、マスクパターンのパターン倒れを防止することができるマスクパターンの形成方法を提供する。
【解決手段】レジストパターン列の表面を等方的に酸化シリコン膜で被覆するステップＳ１４と、レジストパターン列の間をカーボン膜で埋め込むと共に、上部をカーボン膜で被覆するステップＳ１５と、カーボン膜を、レジストパターン列の上部から除去すると共に、レジストパターン列の間に残存するようにエッチバック処理するステップＳ１６と、残存するカーボン膜を除去すると共に、レジストパターン列の上部を被覆する酸化シリコン膜をエッチバック処理するステップＳ１７と、レジストパターン列をアッシング処理し、中央部と、中央部を両側から挟む膜側壁部とを有する、酸化シリコン膜よりなる第１のマスクパターン列を形成するステップＳ１８とを有する。 （もっと読む）

シルセスキオキサン樹脂をパターン形成フォトレジストの上に塗布し、硬化して、パターン表面上に硬化シルセスキオキサン樹脂を生成する。次に未硬化シルセスキオキサン樹脂を除去し、パターン表面上に硬化シルセスキオキサン樹脂を残す。水平表面上の硬化シルセスキオキサン樹脂を除去し、下にあるフォトレジストを露光する。このフォトレジストを除去し、硬化シルセスキオキサンのパターンを残す。任意で、新規パターンを下層へ転写することができる。
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【課題】多層レジストや、メタルゲート／Ｈｉｇｈ−ｋ等の積層膜のドライエッチング加工において、高精度の加工精度が要求される。
【解決手段】複数層の連続エッチング加工において、エッチング後の寸法測定することなく、加工の形状または寸法を、真空処理室１の内壁または半導体基板４と、真空処理室１内に生成されたプラズマとの間の電荷量に応じて変動するバイアス電位を計測し、また、プラズマ中の波長の異なる各イオン種の発光強度を測定し、これらから予め設定したモデル式にて、各膜種のエッチング処理毎に、エッチング後の各膜種の加工寸法を予測し、次の膜のエッチング後寸法が、所定の寸法値になるよう処理条件を変更し、連続して次の膜種のエッチング処理を行うことで、寸法や形状を補正するドライエッチング方法および装置を提供する。 （もっと読む）

【課題】露光可能限界寸法よりも小さい間隔のパターンを形成することができる半導体装置の製造方法を提供する。
【解決手段】基板１０上に形成された被加工膜１１上にレジスト膜２３を形成する工程と、前記レジスト膜を露光、現像し、第１の方向に伸長し、前記第１の方向に垂直な第２の方向にくびれ部を有する開口パターン３１Ａを形成する工程と、ガス存在雰囲気下で前記レジスト膜上に前記ガスを構成する元素を含む堆積物２４を堆積し、前記くびれ部における前記開口パターンの底部を前記第２の方向に前記堆積物で接続した膜パターン２５を形成する工程と、前記膜パターンが転写されるように、ドライエッチング法によって前記被加工膜をエッチングする工程と、を含む。 （もっと読む）

半導体装置を製作する方法が、基板上に少なくとも１つの層を形成することと、少なくとも１つの層の上に画像形成性材料よりなる少なくとも２つの離間されたフィーチャを形成することと、少なくとも２つのフィーチャ上に側壁スペーサを形成することと、第１のフィーチャ上の第１の側壁スペーサと第２のフィーチャ上の第２の側壁スペーサとの間の空間をフィラーフィーチャで充填することと、を含む。この方法はまた、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャをマスクとして使用して少なくとも１つの層をエッチングすることと、を含む。
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【課題】処理容器内のクリーニング性能を確保しつつ、被処理体を載置する高周波電極に設けられる静電チャックのエロージョンを効率的に低減する。
【解決手段】真空排気可能な処理容器１０に上部電極３８と下部電極１２とが平行に配置され、下部電極１２には第１高周波電源３２より第１整合器３４を介して第１の高周波が印加される。制御部６８は、半導体ウエハＷの無い処理容器１０内で行われるプラズマクリーニングに際して、プラズマ生成に寄与する第１の高周波が、プラズマを生成させる第１の振幅を有する第１の期間と、プラズマを実質的に生成させない第２の振幅を有する第２の期間とを所定の周期で交互に繰り返すように、第１高周波電源３２を制御する。 （もっと読む）