【課題】
順逆両方向の高耐圧と高信頼性と高い量産性を有する逆阻止半導体素子および逆阻止半導体装置を提供する。
【解決手段】
逆阻止半導体素子において、順方向耐圧達成用の第１のターミネーションのみを一方の主表面に形成し、逆方向耐圧達成用の第２のターミネーションは他方の主表面の活性領域の周囲に設けた第１の凹部の中に形成し、高い順逆両方向耐圧と高い量産性を実現する。第１の凹部により分断された半導体層を半導体支持体として活用して、ダイボンディング時のストレスによるセル内の各種欠陥の発生と稼働時の欠陥拡張とを抑制し、高耐圧と高信頼性を実現する。また逆阻止半導体装置において、素子を半田付けする主配線には素子の端部に対向して溝を設けて端部と主配線間の絶縁破壊電圧を高くし、高い逆方向耐圧を確保する。 （もっと読む）

【課題】耐電圧特性を改善した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】アノード端子Ｔａに、カソード端子Ｔｋに対して大きな電圧を印加したときに形成される空乏層ＤＬの端部に、アノード層（Ｐ型エミッタ領域、Ｐ型半導体領域Ｐ２）から到達する正孔が増加しないように、アノード層の端部であるＰ型半導体領域Ｐ２ｂを、アノード層の中央部であるＰ型半導体領域Ｐ２ａに対して低濃度の不純物領域で形成する。 （もっと読む）

【課題】保持電流特性に影響を与えずに、点弧動作感度の高感度化を実現するサイリスタ（半導体装置）を提供する。
【解決手段】サイリスタ１００は、ｐ領域１とｎ領域２とｐ領域３とｎ領域４とが順に接合されるサイリスタを有する。また、サイリスタ１００は、ｎ領域２とｐ領域３とに接して形成され、ｎ領域２とｐ領域３との接合耐圧より接合耐圧が低い低耐圧領域１０を有する。低耐圧領域１０は、該領域において接合面にかかる電界方向の該領域幅が、サイリスタ１００のブレークダウン電圧によって該領域に生成される空乏層幅より広く、サイリスタ１００のブレークオーバ電圧によって接合面がブレークダウンする範囲において狭く形成される。 （もっと読む）

【課題】本発明は、高い周波数のスイッチング動作に対応でき、且つ、電力損失を低減できる逆阻止型サイリスタを提供することを目的とする。
【解決手段】Ｐ領域（１ａ、１ｂ）とＮ領域（２ａ、２ｂ）とＰ領域３とＮ領域４とが順に接合された逆阻止型サイリスタ１００は、Ｐ領域（１ａ、１ｂ）からＮ領域４に順方向電圧が印加された場合にＰ領域（１ａ、１ｂ）とＮ領域４の間を導通させる前の最大電圧値を示すブレークオーバ電圧が、Ｎ領域４からＰ領域（１ａ、１ｂ）に逆方向電圧が印加された場合にＮ領域４とＰ領域（１ａ、１ｂ）の間の導通を阻止する限界の電圧値を示すブレークダウン電圧より低くなるように電圧差を生じさせる電圧差生成領域３０を有する。 （もっと読む）

【課題】トライアックが形成された半導体装置の性能を向上させる。
【解決手段】裏面電極ＢＥと電極Ｅ１の間に、ｐ型半導体領域Ｐ５，Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２，Ｐ４およびｎ型半導体領域Ｎ２によってサイリスタＴＹ１が形成され、ｐ型半導体領域Ｐ４，Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３，Ｐ５およびｎ型半導体領域Ｎ４によってサイリスタＴＹ２が形成されている。サイリスタＴＹ１とサイリスタＴＹ２は、裏面電極ＢＥと電極Ｅ１の間に流れる電流の向きが反対である。高不純物濃度のｐ型半導体領域Ｐ４は、低不純物濃度のｐ型半導体領域Ｐ２に内包されるように形成され、高不純物濃度のｐ型半導体領域Ｐ５とｎ型基板領域Ｎ１との間には、低不純物濃度のｐ型半導体領域Ｐ３が介在している。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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【課題】サイリスタのサイズを従来と同じにしたままオン電圧Ｖ_Ｔを低くし、さらに臨界オン電流上昇率ｄｉ／ｄｔを改善したサイリスタを提供することを目的としている。
【解決手段】サイリスタ１００は、表面でアノード電極１に接続されているｐ型半導体層２の上にｐ型半導体層１０１と、ｐ型半導体層１０１内かつｐ型半導体層２上面にｐ型半導体層１０１より不純物濃度の高いｐ型半導体層１０３と、ｐ型半導体層１０１内かつｐ型半導体層２上面かつｐ型半導体層１０３の間にｐ型半導体層１０２より不純物濃度の高いｐ型半導体層１０４と、ｐ型半導体層１０１上面にｎ型半導体層４と、ｎ型半導体層４内に、ｐ型半導体層６と、ｐ型半導体層６内に、表面でカソード電極８に接続されているｎ型半導体層７とゲート電極９に接続されているｐ型半導体層１０とを備える。 （もっと読む）

【課題】サイリスタのサイズを従来と同じにしたままオン電圧Ｖ_Ｔを低くし、逆耐圧特性を確保したサイリスタを提供することを目的としている。
【解決手段】サイリスタ１００は、表面でアノード電極１に接続されているｐ型半導体層２の上に一部分が他の部分より厚く形成された凸状部を有するｐ型半導体層３と、ｎ型半導体層４内かつｐ型半導体層３凸状部上面にｐ型半導体層３より不純物濃度が低いｐ型半導体層１０１と、ｎ型半導体層４内かつｐ型半導体層３凸状部以外の上面にｐ型半導体層３より不純物濃度が低いｐ型半導体層１０２と、ｎ型半導体層４内にｐ型半導体層６と、ｐ型半導体層６内に表面でカソード電極８に接続されているｎ型半導体層７とゲート電極９に接続されているｐ型半導体層１０とを備える。 （もっと読む）

【課題】サイリスタのサイズを従来と同じにしたままオン電圧Ｖ_Ｔを低くし、低Ｖ_Ｔ化によるリーク電流の増加を抑えたサイリスタを提供することを目的としている。
【解決手段】サイリスタ１００は、表面でアノード電極１に接続されているｐ型半導体層２の上に裏面ｐ型半導体層３と、裏面ｐ型半導体層３上面にｎ型半導体層４と、裏面ｐ型半導体層３上面かつｎ型半導体層４内に裏面ｐ型半導体層３より不純物濃度が低いｐ型半導体層１０１と、ｎ型半導体層４内に、ｐ型半導体層６と、ｐ型半導体層６内に、表面でカソード電極８に接続されているｎ型半導体層７とゲート電極９に接続されているｐ型半導体層１０とを備える。 （もっと読む）

【課題】ワイドギャップ半導体素子を動作させる半導体装置の動作方法であって、積層欠陥の発生による素子破壊を招くことなく簡単に実現できるとともに、定格電流に達するまでの時間を短縮できるものを提供すること。
【解決手段】ゼロから定格電流までの或る電流の値Ｉ１を設定して、上記通電電流がゼロからＩ１に達するまでの電流上昇率を一定値ｄＩ１／ｄｔとし、上記通電電流がＩ１から上記定格電流に達するまでの電流上昇率をｄＩｎ／ｄｔとする。上記ワイドギャップ半導体素子内の積層欠陥の発生による上記ワイドギャップ半導体素子の破壊を防止するように、上記ｄＩ１／ｄｔは、一定値で、かつ０．５秒＜（Ｉ１÷（ｄＩ１／ｄｔ））なる関係式を満たす。上記ｄＩｎ／ｄｔは、（ｄＩ１／ｄｔ）＜（ｄＩｎ／ｄｔ）なる関係式を満たす。 （もっと読む）

【課題】ワイドギャップ半導体素子を動作させる半導体装置の動作方法であって、積層欠陥の発生による素子破壊を招くことなく簡単に実現できるものを提供すること。
【解決手段】この発明の半導体装置の動作方法では、ワイドギャップ半導体素子の通電開始時に通電電流Ｉを或る電流上昇率でゼロから定格電流Ｉｎまで上昇させる。ワイドギャップ半導体素子内の積層欠陥の発生によるワイドギャップ半導体素子の破壊を防止するように、通電電流Ｉをゼロから定格電流Ｉｎまで上昇させるソフトスタート時間ｔｓを０．５秒から１０秒までの範囲内に設定する。 （もっと読む）

【課題】 ベース層のキャリア濃度および厚み寸法を大きく設定することなく、発光強度に対する電流増幅率βの影響を抑制することのできる発光サイリスタ、発光素子アレイ、発光装置および画像形成装置を提供することである。
【解決手段】 発光サイリスタは、基板上に第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されており、第３半導体層のバンドギャップは、第２半導体層のバンドギャップと略同一、かつ、第１および第４半導体層のバンドギャップより狭幅であり、第３半導体層は、基板側の第１領域と基板と反対側の第２領域とからなり、かつ、第１領域の不純物濃度は１×１０^１６（ｃｍ^−３）未満である。 （もっと読む）

【課題】デバイスのピーク電界強度が低減し、実効的降服電圧を増加させ、デバイスの歩留まりを改善すること。
【解決手段】第１の伝導型を有するドリフト層と、前記ドリフト層上にあって、前記第１の伝導型とは反対の第２の伝導型を有し、前記ドリフト層とＰ−Ｎ接合を形成するバッファ層と、前記Ｐ−Ｎ接合の近傍の前記ドリフト層内にあって前記第２の伝導型を有する接合終端拡張領域とを含む電子デバイスを提供する。前記バッファ層は、前記接合終端拡張領域の埋め込み部分上を延びる階段部分を含む。関連する方法も開示される。 （もっと読む）

【課題】逆方向耐圧ＶＢＲの製造ばらつきを小さくすることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１０２に不純物イオンを注入する不純物イオン注入工程Ｓ１１２と、半導体基板１０２に注入された不純物イオンを活性化するアニール工程Ｓ１１４と、アニール工程で活性化された不純物原子の埋め込み拡散を行う埋め込み拡散工程Ｓ１１６とをこの順序で含む半導体装置の製造方法において、不純物イオン注入工程Ｓ１１２においては、下地酸化膜を介することなく半導体基板１０２に直接不純物イオンを注入し、アニール工程Ｓ１１４と埋め込み拡散工程Ｓ１１６とを同一の熱処理炉で行うとともに、アニール工程Ｓ１１４終了後、熱処理炉中に酸素ガスを導入した状態でアニール温度Ｔ１から埋め込み拡散温度Ｔ２に昇温することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】より高耐圧で高性能な半導体装置を製造することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１０２を準備する半導体基板準備工程と、半導体基板１０２の表面に不純物イオン注入用マスクＭ１を形成し、不純物イオン注入用マスクＭ１の開口部からｎ型不純物イオンを注入する不純物イオン注入工程と、半導体基板１０２を所定のアニール温度に加熱してｎ型不純物イオンを活性化するアニール工程と、半導体基板１０２を所定の埋め込み拡散温度に加熱してアニール工程で活性化されたｎ型不純物原子の埋め込み拡散を行う埋め込み拡散工程とをこの順序で含む半導体装置の製造方法において、半導体基板準備工程において準備する半導体基板１０２は、埋め込み拡散工程でドナー化される酸素原子の量の分だけ、ｎ型不純物の不純物濃度の設定値よりもｎ型不純物の不純物濃度を低くした半導体基板であることを特徴とする。 （もっと読む）

【課題】主サイリスタの通電初期に流れる電流密度を提言するとともに、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを改善することができる双方向サイリスタを提供する。
【解決手段】双方向サイリスタ１において、ゲート電極（Ｇ）２３、それに接続される第２の半導体領域（ベース領域）１２との第１の接続部３１及び第６の半導体領域（ゲート領域）１６の平面形状がリング形状により構成され、これらと一定の距離で離間され、第１の主電極（Ｔ１）２１、それに接続される第２の接続部３２及び第４の半導体領域（表面エミッタ領域）１４の平面形状がリング形状により構成される。また、第５の半導体領域（裏面エミッタ領域）１５の平面形状は同様にリング形状により構成される。更に、ゲート電極２３から内輪側には逆並列接続の一方の主サイリスタが配設される。 （もっと読む）

【課題】サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするＳＲＡＭ型の半導体装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成されたサイリスタ形成領域２１を分離する素子分離領域１２と、サイリスタ形成領域２１に形成されていて、ｐ型の第１領域（第１ｐ型領域）ｐ１と、ｎ型の第２領域（第１ｎ型領域）ｎ１と、ｐ型の第３領域（第２ｐ型領域）ｐ２と、ｎ型の第４領域（第２ｎ型領域）ｎ２とが順に接合されたサイリスタＴ１、Ｔ２と、第２ｐ型領域ｐ２の下部に形成されたｎ型の第５領域（第１ウエル領域）３１を有する半導体装置１において、第５領域３１の底部および素子分離領域１２の下部に接合するｐ型の第６領域（第２ウエル領域）３２を有する。 （もっと読む）

【課題】 レイアウトサイズを縮小可能で、静電気放電による過電流流入時に半導体集積回路への過電圧印加を低いターンオン電圧で抑制可能なサイリスタ構造の静電気保護装置を提供する。
【解決手段】 第１導電型の半導体基板１と、第２導電型のウェル２と、半導体基板表面に形成される第２導電型でウェルより高不純物濃度のカソード及びアノードの一方となる第１不純物領域６と、半導体基板表面に形成される第１導電型で半導体基板より高不純物濃度の第１コンタクト不純物領域７と、ウェル表面上においてウェル表面に接して形成される第１導電型でカソード及びアノードの他方となる第２不純物領域４と、ウェル表面に形成される第２導電型でウェルより高不純物濃度の第２コンタクト不純物領域５と、半導体基板とウェルの境界領域の半導体基板表面とウェル表面の両方に跨って形成される第２導電型でウェルより高不純物濃度の境界不純物領域８を備える。 （もっと読む）

【課題】実効的なエピタキシャル成長面積を拡大して、エピタキシャル成長時に発生するファセットの影響を抑えることを可能とする。
【解決手段】第１ｐ型領域ｐ１と、第１ｎ型領域ｎ１と、第２ｐ型領域ｐ２と、第２ｎ型領域ｎ２とが順に接合された第１サイリスタＴ１と第２サイリスタＴ２とが素子分離領域１４で分離された状態に形成された半導体装置１であって、第１、第２サイリスタＴ１、Ｔ２の第１ｎ型領域ｎ１が素子分離領域１４を挟んで設けられ、各第１ｎ型領域ｎ１上に選択エピタキシャル成長により形成される第１、第２サイリスタＴ１、Ｔ２の各第１ｐ型領域ｐ１が、各第１ｎ型領域ｎ１間の素子分離領域１４上で連続した状態に形成されていることを特徴とする。 （もっと読む）