【課題】キャリア捕獲中心の少ないＳｉＣ半導体素子を提供する。
【解決手段】ｎ型またはｐ型のＳｉＣ基板１１と、ｎ型またはｐ型の少なくとも１つのＳｉＣエピタキシャル層１２、あるいはｎ型またはｐ型の少なくとも１つのイオン注入層１４と、を有し、ｐｎ接合界面付近および伝導度変調層（ベース層）内を除いた、ＳｉＣ基板表面付近、ＳｉＣ基板とＳｉＣエピタキシャル層との界面付近、およびＳｉＣエピタキシャル層の表面付近のうち少なくとも１つの領域１００に、炭素注入層、珪素注入層、水素注入層、またはヘリウム注入層を有し、かつ、炭素原子、珪素原子、水素原子、またはヘリウム原子をイオン注入することで導入した格子間炭素原子をアニーリングにより伝導度変調層内へ拡散させるとともに格子間炭素原子と点欠陥とを結合させることで、電気的に活性な点欠陥が低減された領域を伝導度変調層内に有するＳｉＣバイポーラ型半導体素子。 （もっと読む）

【課題】
順逆両方向の高耐圧と高信頼性と高い量産性を有する逆阻止半導体素子および逆阻止半導体装置を提供する。
【解決手段】
逆阻止半導体素子において、順方向耐圧達成用の第１のターミネーションのみを一方の主表面に形成し、逆方向耐圧達成用の第２のターミネーションは他方の主表面の活性領域の周囲に設けた第１の凹部の中に形成し、高い順逆両方向耐圧と高い量産性を実現する。第１の凹部により分断された半導体層を半導体支持体として活用して、ダイボンディング時のストレスによるセル内の各種欠陥の発生と稼働時の欠陥拡張とを抑制し、高耐圧と高信頼性を実現する。また逆阻止半導体装置において、素子を半田付けする主配線には素子の端部に対向して溝を設けて端部と主配線間の絶縁破壊電圧を高くし、高い逆方向耐圧を確保する。 （もっと読む）

【課題】表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。 （もっと読む）

【課題】例えばＳＩＴｈｙに適用した場合に、ゲート電極とカソード電極との短絡を防止すると共に、ゲート電流の増大、チャネル領域の面積の拡大を図る。
【解決手段】半導体基板１２の一主面に複数のランド２０と複数のグルーブ２２が形成されている。ランド２０の表面部にカソード領域２４が形成され、グルーブ２２の底部にゲート領域２６が形成されている。グルーブ２２内にゲート電極１６が形成され、ランド２０の上面にカソード電極１４が形成されている。ランド２０の上面とグルーブ２２の底面にわたって絶縁膜２８が形成されている。カソード電極１４の側面とゲート電極１６と絶縁膜２８とを覆うように層間絶縁膜３０が形成され、カソード電極１４上面と層間絶縁膜３０とを覆うように接続電極３２が形成されて各カソード電極１４が電気的に接続されている。グルーブ２２の側壁とゲート電極１６の側壁との間に絶縁膜２８のみが介在している。 （もっと読む）

【課題】耐電圧特性の温度依存性を改善した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】アノード端子Ｔ２に、カソード端子Ｔ１に対して大きな電圧を印加したときに形成される空乏層ＤＬに、Ｎ型半導体領域Ｎ４から到達する電子が増加しないように、Ｎ型半導体領域Ｎ４を、不純物を高濃度に含む高濃度Ｎ型半導体領域Ｎ４ａと、高濃度Ｎ型半導体領域Ｎ４ａに比較して不純物を低濃度に含む低濃度Ｎ型半導体領域Ｎ４ｂとが交互に配置される構成とする。 （もっと読む）

【課題】均一なターンオフ動作をさせ、ターンオフ動作の失敗による素子の破壊を抑制可能な圧接型ＧＴＯサイリスタを提供することを目的とする。
【解決手段】本発明にかかる圧接型ＧＴＯサイリスタは、半導体基体１２と半導体基体１２上に平面視環状に配置されてカソード電極１８を形成するエレメントパターンと、環状の中央近傍において、半導体基体１２上に圧接されたゲート電極３８と、ゲート電極３８の所定方向の側面に接続されたゲートリード４４とを備え、環状の中心位置である第１平面中心Ａが、ゲート電極３８の平面視における中心位置である第２平面中心Ｂに対し、所定方向にずれて位置する。 （もっと読む）

【課題】ドリフト層とドリフト層に隣接する層との界面の応力を低減して、順方向電圧を低く抑えることができるバイポーラ半導体素子を提供する。
【解決手段】このｐｉｎダイオード２０は、ｎ型ＳｉＣドリフト層２３の膜厚の各範囲(３００μｍ以下２００μｍ超)，(２００μｍ以下１００μｍ超)，(１００μｍ以下５０μｍ超)に対応して、ｎ型ＳｉＣバッファ層２２の不純物濃度の各上限値(５×１０^１７ｃｍ^−３）,（７×１０^１７ｃｍ^−３）,（１０×１０^１７ｃｍ^−３）が設定されている。これにより、ｎ型ＳｉＣドリフト層２３とｎ型ＳｉＣバッファ層２２との界面の応力を低減でき、順方向電圧を低減できる。 （もっと読む）

【課題】制御電極による制御能力を向上できるバイポーラ半導体素子を提供する。
【解決手段】このゲートターンオフサイリスタは、隣り合う２列Ｒ１,Ｒ２のメサ型のアノードエミッタ層５の間で列方向に延在している列間の第１のコンタクトホール２０Ｂに形成された第１のゲート端子１５だけでなく、各列Ｒ１,Ｒ２の端側で各列Ｒ１,Ｒ２に沿って列方向に延在している端側の第２,第３のコンタクトホール２０Ｃ,２０Ｄに形成された第２,第３のゲート端子１６,１７を有する。これにより、列間の第１のゲート端子１５と端側の第２,第３のゲート端子１６,１７とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。 （もっと読む）

【課題】本発明は、高い周波数のスイッチング動作に対応でき、且つ、電力損失を低減できる逆阻止型サイリスタを提供することを目的とする。
【解決手段】Ｐ領域（１ａ、１ｂ）とＮ領域（２ａ、２ｂ）とＰ領域３とＮ領域４とが順に接合された逆阻止型サイリスタ１００は、Ｐ領域（１ａ、１ｂ）からＮ領域４に順方向電圧が印加された場合にＰ領域（１ａ、１ｂ）とＮ領域４の間を導通させる前の最大電圧値を示すブレークオーバ電圧が、Ｎ領域４からＰ領域（１ａ、１ｂ）に逆方向電圧が印加された場合にＮ領域４とＰ領域（１ａ、１ｂ）の間の導通を阻止する限界の電圧値を示すブレークダウン電圧より低くなるように電圧差を生じさせる電圧差生成領域３０を有する。 （もっと読む）

【課題】オン電圧を低減した半導体装置を提供する。
【解決手段】第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第１の半導体層の上に前記第２の半導体層と接して設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第３の半導体層と、前記第２の半導体層に接続された第１の金属層と、前記第３の半導体層に接続され前記第１の金属層とは異なる金属からなる第２の金属層と、を有する第１の主電極と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】ワイドギャップ半導体素子を動作させる半導体装置の動作方法であって、積層欠陥の発生による素子破壊を招くことなく簡単に実現できるとともに、定格電流に達するまでの時間を短縮できるものを提供すること。
【解決手段】ゼロから定格電流までの或る電流の値Ｉ１を設定して、上記通電電流がゼロからＩ１に達するまでの電流上昇率を一定値ｄＩ１／ｄｔとし、上記通電電流がＩ１から上記定格電流に達するまでの電流上昇率をｄＩｎ／ｄｔとする。上記ワイドギャップ半導体素子内の積層欠陥の発生による上記ワイドギャップ半導体素子の破壊を防止するように、上記ｄＩ１／ｄｔは、一定値で、かつ０．５秒＜（Ｉ１÷（ｄＩ１／ｄｔ））なる関係式を満たす。上記ｄＩｎ／ｄｔは、（ｄＩ１／ｄｔ）＜（ｄＩｎ／ｄｔ）なる関係式を満たす。 （もっと読む）

アノード、カソード及びゲート端子を有するワイド・バンドギャップ・サイリスタと、ベース、コレクタ及びエミッタ端子を有するワイド・バンドギャップ・バイポーラ・トランジスタを含む。バイポーラ・トランジスタとサイリスタとが直列接続されるように、バイポーラ・トランジスタのエミッタ端子は、サイリスタのアノード端子に直接結合される。バイポーラ・トランジスタ及びサイリスタは、ワイド・バンドギャップ・バイポーラ・パワー・スイッチング・デバイスを特徴付け、ワイド・バンドギャップ・バイポーラ・パワー・スイッチング・デバイスは、非導通状態と、ベース端子への第一制御信号の印加及びゲート端子への第二制御信号の印加に応答してバイポーラ・トランジスタのコレクタ端子に対応する第１主端子とサイリスタのカソード端子に対応する第２主端子との間に電流を流すことができる導通状態との間を切り替えるように構成される。関連した制御回路も開示される。
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【課題】ワイドギャップ半導体素子を動作させる半導体装置の動作方法であって、積層欠陥の発生による素子破壊を招くことなく簡単に実現できるものを提供すること。
【解決手段】この発明の半導体装置の動作方法では、ワイドギャップ半導体素子の通電開始時に通電電流Ｉを或る電流上昇率でゼロから定格電流Ｉｎまで上昇させる。ワイドギャップ半導体素子内の積層欠陥の発生によるワイドギャップ半導体素子の破壊を防止するように、通電電流Ｉをゼロから定格電流Ｉｎまで上昇させるソフトスタート時間ｔｓを０．５秒から１０秒までの範囲内に設定する。 （もっと読む）

【課題】 ダイシングラインに沿って深部に至る深い不純物拡散領域を形成することによって必要な耐圧を確保する技術において、深い不純物拡散領域８を短時間の熱処理で製造可能な技術を提供する。
【解決手段】半導体基板４に不純物拡散領域を形成する際に、注入エネルギーを変えながら複数回に亘って不純物を注入する工程と、その後に半導体基板４を熱処理する工程を備えている。複数の深さＬ１〜Ｌ５に不純物を注入しておいてから熱処理をするので、深い不純物拡散領域８を短時間の熱処理で形成することができる。このバイポーラトランジスタ２の場合、複数の深さＬ１〜Ｌ５において不純物濃度のピークが観測される。 （もっと読む）

【課題】オフゲート電流によるサージ電圧によるアノードとゲートとの間の故障の発生を回避可能で信頼性を向上でき、かつ、小型化を図れるゲートターンオフサイリスタ装置を提供する。
【解決手段】このＳｉＣ ＧＴＯ装置によれば、オフゲート電流によって発生するアノード電極１２とゲート電極１３との間のサージ電圧をツェナーダイオード構造部６によって抑制できる。また、ｎ型ＳｉＣ基板１とｎ型ＳｉＣバッファ層２とｐ型ＳｉＣバッファ層３とｐ型ＳｉＣドリフト層４とｎ型ＳｉＣベース層５およびｐ型ＳｉＣアノード層７とｐ型ＳｉＣコンタクト層８が構成するＧＴＯ素子自体にツェナーダイオード構造部６が組み込まれているので、ＧＴＯ素子とは別個にツェナーダイオードを設ける場合に比べて、小型化を図れる。 （もっと読む）

【課題】炭化ケイ素中の結晶欠陥を低減することができるプロセスならびにその結果得られる構造体およびデバイスを提供すること。
【解決手段】炭化ケイ素ベースのパワーデバイスが、＜０００１＞方向に対して８°よりも小さいオフアクシス角を形成する平坦な表面を有する炭化ケイ素ドリフト層を含む。 （もっと読む）

半導体デバイスは、第１の伝導形を有する半導体バッファ層と、バッファ層の表面上にあって第１の伝導形を有する半導体メサとを含む。さらに第２の伝導形を有する電流シフト領域が半導体メサと半導体バッファ層との間の隅に隣接して設けられ、第１と第２の伝導形が互いに異なる伝導形である。関連する方法も開示される。
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【課題】消費電力を少なくするとともに、部品点数を少なくすることで低コスト化を図った点滅回路を提供することを目的とする。
【解決手段】発光サイリスタ２０の第１端子であるアノード端子は、抵抗１３を介して電源ＶＤＤに接続するとともにコンデンサ１５を介してグランドに接続し、第２端子であるカソード端子は抵抗１４を介してグランドに接続し、第３端子であるゲート端子は抵抗１１と抵抗１２の直列回路の接続中心に接続する。 （もっと読む）

【課題】表面欠陥に起因する積層欠陥が生じても、リーク電流を低減でき、最小点弧電流の増大を防止できるバイポーラ型半導体装置を提供する。
【解決手段】ｎ型の半導体基板とその半導体基板上にエピタキシャル成長により順に形成された複数の半導体層とを備えたシリコンカーバイト(ＳｉＣ)を母材とする主構造体１と、上記主構造体１の半導体層の最上層に形成され、半導体基板のオフ方向に対してストライプ方向(矢印Ｒ１)が略直交するメサストライプ部２と、上記メサストライプ部２のメサ２a上に形成されたアノード電極３と、上記半導体基板の裏面に形成されたカソード電極５と、上記メサストライプ部２のメサ２a間に露出する半導体層上に形成されたゲート電極４とを備える。 （もっと読む）

【課題】デバイスのピーク電界強度が低減し、実効的降服電圧を増加させ、デバイスの歩留まりを改善すること。
【解決手段】第１の伝導型を有するドリフト層と、前記ドリフト層上にあって、前記第１の伝導型とは反対の第２の伝導型を有し、前記ドリフト層とＰ−Ｎ接合を形成するバッファ層と、前記Ｐ−Ｎ接合の近傍の前記ドリフト層内にあって前記第２の伝導型を有する接合終端拡張領域とを含む電子デバイスを提供する。前記バッファ層は、前記接合終端拡張領域の埋め込み部分上を延びる階段部分を含む。関連する方法も開示される。 （もっと読む）