【課題】静電気放電が印加されたときの熱破壊を抑制すること。
【解決手段】半導体装置１の半導体活性層１６には、ｎ型領域２３とｐ型領域２６とｎ型の埋込み領域３０が形成されている。ｎ型領域２３は、カソード電極Ｋに電気的に接続している。ｐ型領域２６は、アノード電極Ａに電気的に接続している。埋込み領域３０は、半導体活性層１６のうちのｐ型領域２６の裏面側の少なくも一部を含むように形成されており、ｐ型領域２６の裏面に接触しているとともに、不純物濃度が半導体活性層１６の不純物濃度よりも濃い。 （もっと読む）

【課題】ホモエピタキシャルＬＥＤ、ＬＤ、光検出器又は電子デバイスを形成するために役立つＧａＮ基板の形成方法の提供。
【解決手段】約１０^４／ｃｍ^２未満の転位密度を有し、傾角粒界が実質的に存在せず、酸素不純物レベルが１０^１９ｃｍ^−３未満の窒化ガリウムからなる単結晶基板上に配設された１以上のエピタキシャル半導体層を含むデバイス。かかる電子デバイスは、発光ダイオード（ＬＥＤ）及びレーザーダイオード（ＬＤ）用途のような照明用途、並びにＧａＮを基材とするトランジスター、整流器、サイリスター及びカスコードスイッチなどのデバイスの形態を有し得る。また、約１０^４／ｃｍ^２未満の転位密度を有し、傾角粒界が実質的に存在せず、酸素不純物レベルが１０^１９ｃｍ^−３未満の窒化ガリウムからなる単結晶基板を形成し、該基板上に１以上の半導体層をホモエピタキシャルに形成する方法及び電子デバイス。 （もっと読む）

【課題】光により消弧可能な光スイッチング素子又はその光スイッチング素子を備える半導体装置を提供する。
【解決手段】本発明の半導体装置(100)は、窒化物半導体を含む素子構造を有する光スイッチング素子(10)と、前記光スイッチング素子に第１の波長の光を照射する第１の光源(20)と、を遮光部材(40)内に備え、前記光スイッチング素子(10)は、前記第１の波長の光を照射されることにより、該光を照射される前に比べて、立ち上がり電圧が上昇することを特徴とする。 （もっと読む）

【課題】水冷設備を準備できない使用環境でサイリスタチップを冷却する。
【解決手段】サイリスタチップ113,123を具備する圧接型大電力用サイリスタモジュール100において、複数の放熱フィン1bを有するヒートシンク1のベース部分1aに対して絶縁板11とコモンバー12とアノードサブスペーサ181とサイリスタチップ113とカソードサブスペーサ183とカソードスペーサ14とカソード端子バー18とを圧接手段19によって上下方向に圧接し、ヒートシンク1のベース部分1aに対して絶縁板21とコモンバー12とカソードスペーサ24とカソードサブスペーサ193とサイリスタチップ123とアノードサブスペーサ191とアノード端子バー22とを圧接手段29によって上下方向に圧接した。 （もっと読む）

【課題】ゲート電極の接触抵抗の値を制御できるサイリスタを提供することを目的としている。
【解決手段】第１導電型半導体基板１４の一方の表面近傍に第１の第２導電型半導体領域１６が形成され、第１の第２導電型半導体領域の表面近傍にカソード電極２０と接合する第１導電型半導体領域１７およびゲート電極２１と接合する第２の第２導電型半導体領域１８が形成され、第１導電型半導体基板の他方の表面近傍にアノード電極２２と接合する第３の第２導電型半導体基板１３が形成されたサイリスタにおいて、ゲート電極と第２の第２導電型半導体領域とが接合してオーミック接触を形成し、ゲート電極と第１の第２導電型半導体領域とが接合して非オーミック接触を形成する。 （もっと読む）

【課題】ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を提供する。
【解決手段】このダイオード素子１によれば、ｐ型のＳｉＣアノード層１２,ｐ型のＳｉＣドリフト層１３とｎ＋型ＳｉＣカソード層１４をｎ型ＳｉＣ基板２１上にエピタキシャル成長により形成してから、ｎ型ＳｉＣ基板２１を除去した。つまり、ｐ型基板に見立てるｐ＋型４Ｈ-ＳｉＣアノード層１２は、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノード層１２を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣダイオード素子を実現できる。 （もっと読む）

【課題】トライアックが形成された半導体装置の性能を向上させる。
【解決手段】トライアック形成用の半導体領域が形成された半導体基板１の表面に電極Ｔ１，Ｇ１が形成され、裏面に裏面電極が形成されている。電極Ｔ１から裏面電極へ電流を流す場合と、裏面電極から電極Ｔ１へ電流を流す場合の両方の動作モードにおいて、ゲート端子である電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加することで、半導体基板１に形成されたサイリスタをターンオンする。半導体基板１の表面側には、ｐ型半導体領域Ｐ２とそれに内包されるｎ型半導体領域Ｎ２とが形成され、電極Ｔ１はｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２に接し、電極Ｇ１はｐ型半導体領域Ｐ２のみに接する。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２の間に、ｎ型半導体領域Ｎ２が延在している。 （もっと読む）

【課題】従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御する。
【解決手段】ＥＳＤ保護素子２１は、スナップバック特性を有するスナップバック特性素子としてのＳＣＲ素子と、このＳＣＲ素子に接続されて、スナップバック開始電圧Ｖｔ１を素子電圧分だけ加算すると共に保持電圧Ｖｈを該素子電圧の２倍高くするための電圧加算素子としてのダイオード１３とを有して、ダイオード１３の素子電圧を調整して、保持電圧Ｖｈを電源電圧Ｖｃｃ以上で被保護素子の耐電圧以下に調整する。 （もっと読む）

【課題】表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。 （もっと読む）

【課題】ホールド電圧を変化させずに、トリガー電圧のみを調節することができるようにする。
【解決手段】本実施形態における保護素子１０は、低濃度コレクタ層１０２、シンカー層１１０、高濃度コレクタ層１１２、エミッタ層１３０、高濃度ベース層１２２、ベース層１２０、第１導電型層１４０、及び第２導電型層１５０を有している。第２導電型層１５０は低濃度コレクタ層１０２に形成されており、ベース層１２０と第１導電型層１４０の間に位置している。第２導電型層１５０は低濃度コレクタ層１０２よりも不純物濃度が高い。 （もっと読む）

【課題】保持電流特性に影響を与えずに、点弧動作感度の高感度化を実現するサイリスタ（半導体装置）を提供する。
【解決手段】サイリスタ１００は、ｐ領域１とｎ領域２とｐ領域３とｎ領域４とが順に接合されるサイリスタを有する。また、サイリスタ１００は、ｎ領域２とｐ領域３とに接して形成され、ｎ領域２とｐ領域３との接合耐圧より接合耐圧が低い低耐圧領域１０を有する。低耐圧領域１０は、該領域において接合面にかかる電界方向の該領域幅が、サイリスタ１００のブレークダウン電圧によって該領域に生成される空乏層幅より広く、サイリスタ１００のブレークオーバ電圧によって接合面がブレークダウンする範囲において狭く形成される。 （もっと読む）

【課題】複数の発光点を並行して点灯させうる発光チップ等を提供する。
【解決手段】発光チップＣ１（Ｃ）は、基板８０上に列状に配列された発光サイリスタＬ１、Ｌ２、Ｌ３、…から構成される発光サイリスタ列、転送サイリスタＴ１、Ｔ２、Ｔ３、…から構成される転送サイリスタ列、許可ダイオードＤｅ１、Ｄｅ２、Ｄｅ３、…から構成される許可ダイオード列、ダイオードスイッチＤｓ１、Ｄｓ２、Ｄｓ３、…から構成されるダイオードスイッチ列を備える。さらに、第１許可信号φＥ１に対して、反転した第２許可信号φＥ２を設定する許可信号設定部１７０、および転送サイリスタ列を駆動する第１転送信号φ１または第２転送信号φ２に応じて、第１点灯信号φＩ１または第２点灯信号φの電位を設定する点灯信号設定部１６０を備える。 （もっと読む）

【課題】保護素子としてサイリスタを用いる場合に、サイリスタのトリガ電圧をホールド電圧から独立して変更することができるようにする。
【解決手段】第１の第１導電型拡散層１２０、第１の第２導電型拡散層１３０、第２の第１導電型拡散層１５０、及び第２の第２導電型拡散層１４０はこの順に並んでいる。そして第２の第２導電型拡散層１４０及び第１導電型層１００が互いに接する領域におけるこれらの不純物濃度は、第２の第２導電型拡散層１４０の底面に位置する部分よりも、第２の第２導電型拡散層１４０の側面に位置する部分のほうが高い。 （もっと読む）

【課題】ドリフト層とドリフト層に隣接する層との界面の応力を低減して、順方向電圧を低く抑えることができるバイポーラ半導体素子を提供する。
【解決手段】このｐｉｎダイオード２０は、ｎ型ＳｉＣドリフト層２３の膜厚の各範囲(３００μｍ以下２００μｍ超)，(２００μｍ以下１００μｍ超)，(１００μｍ以下５０μｍ超)に対応して、ｎ型ＳｉＣバッファ層２２の不純物濃度の各上限値(５×１０^１７ｃｍ^−３）,（７×１０^１７ｃｍ^−３）,（１０×１０^１７ｃｍ^−３）が設定されている。これにより、ｎ型ＳｉＣドリフト層２３とｎ型ＳｉＣバッファ層２２との界面の応力を低減でき、順方向電圧を低減できる。 （もっと読む）

【課題】占有面積を増大させずに、電源投入開始後のチップ動作時にＥＳＤ保護素子で発生するリーク電流を低減することができるＥＳＤ保護素子を提供する。
【解決手段】電源ライン及び接地ラインを含む電子回路が形成された半導体基板１０と、半導体基板１０において電源ライン（Ｖｄｄ）及び接地ライン（Ｖｓｓ）間に設けられ、サイリスタＳＣＲ及びサイリスタを駆動するトリガーダイオードＴＤを含む静電気放電保護素子とを有し、トリガーダイオードは、半導体基板１０に形成されたアノード拡散層２２と、アノード拡散層２２から離間して半導体基板１０に形成されたカソード拡散層２１と、アノード拡散層２２及びカソード拡散層２１間において半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１７とを有し、外部電源に接続された外部端子（パッド電極２７）がゲート電極１７に電気的に接続されている構成とする。 （もっと読む）

【課題】制御電極による制御能力を向上できるバイポーラ半導体素子を提供する。
【解決手段】このゲートターンオフサイリスタは、隣り合う２列Ｒ１,Ｒ２のメサ型のアノードエミッタ層５の間で列方向に延在している列間の第１のコンタクトホール２０Ｂに形成された第１のゲート端子１５だけでなく、各列Ｒ１,Ｒ２の端側で各列Ｒ１,Ｒ２に沿って列方向に延在している端側の第２,第３のコンタクトホール２０Ｃ,２０Ｄに形成された第２,第３のゲート端子１６,１７を有する。これにより、列間の第１のゲート端子１５と端側の第２,第３のゲート端子１６,１７とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。 （もっと読む）

【課題】本発明は、高い周波数のスイッチング動作に対応でき、且つ、電力損失を低減できる逆阻止型サイリスタを提供することを目的とする。
【解決手段】Ｐ領域（１ａ、１ｂ）とＮ領域（２ａ、２ｂ）とＰ領域３とＮ領域４とが順に接合された逆阻止型サイリスタ１００は、Ｐ領域（１ａ、１ｂ）からＮ領域４に順方向電圧が印加された場合にＰ領域（１ａ、１ｂ）とＮ領域４の間を導通させる前の最大電圧値を示すブレークオーバ電圧が、Ｎ領域４からＰ領域（１ａ、１ｂ）に逆方向電圧が印加された場合にＮ領域４とＰ領域（１ａ、１ｂ）の間の導通を阻止する限界の電圧値を示すブレークダウン電圧より低くなるように電圧差を生じさせる電圧差生成領域３０を有する。 （もっと読む）

【課題】発光サイリスタを駆動するための駆動回路の発振を防止する。
【解決手段】オン／オフ指令信号ＤＲＶＯＮ−ＰがＨレベルの場合、ＰＭＯＳ４３及びＮＭＯＳ４４からなるＣＭＯＳインバータ４２の出力側のデータ端子ＤＡがＬレベルとなる。この結果、プリントヘッド１３側の共通端子ＩＮも０Ｖとなり、各発光サイリスタ２１０のアノード・カソード間に電源電圧ＶＤＤが印加される。この際、発光サイリスタ２１０−１〜２１０−ｎの内、発光指令されている発光サイリスタ２１０のゲートのみを、シフトレジスタ１１０によって選択的にＨレベルとすることで、発光指令されているサイリスタ２１０がターンオンする。ＮＭＯＳ４４のチャネル形成予定領域に、サブストレート領域と同極性の不純物が注入されているので、ＮＭＯＳ４４の閾値電圧が増加し、駆動回路４１の発振を防止できる。 （もっと読む）

【課題】３次元的に形成したトランジスタやサイリスタのリーク電流を低減する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２と、シリコンピラー１２の下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層１４，１６と、シリコンピラー１２を水平方向に貫いて設けられたゲート電極１８と、ゲート電極１８とシリコンピラー１２との間に設けられたゲート絶縁膜２０と、シリコンピラー１２に隣接して設けられたバックゲート電極４８と、バックゲート電極４８とシリコンピラー１２との間に設けられたバックゲート絶縁膜４６とを備える。 （もっと読む）

高保持電圧（ＨＶＯ静電放電（ＥＳＤ）保護回路が、シリコン制御整流器（ＳＣＥ）デバイスと、ＳＣＲデバイスの保持電圧を高める、ＳＣＲデバイスのアノードとカソードとの間の長さ（ＬＡＣ）内に設置された補償領域とを備える。補償領域は、負のフィードバック機構をＳＣＲデバイスに導入することで、ＳＣＲのループゲインに影響を及ぼし、高保持電圧で回生フィードバックに達しうる。
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