【課題】ホモエピタキシャルＬＥＤ、ＬＤ、光検出器又は電子デバイスを形成するために役立つＧａＮ基板の形成方法の提供。
【解決手段】約１０^４／ｃｍ^２未満の転位密度を有し、傾角粒界が実質的に存在せず、酸素不純物レベルが１０^１９ｃｍ^−３未満の窒化ガリウムからなる単結晶基板上に配設された１以上のエピタキシャル半導体層を含むデバイス。かかる電子デバイスは、発光ダイオード（ＬＥＤ）及びレーザーダイオード（ＬＤ）用途のような照明用途、並びにＧａＮを基材とするトランジスター、整流器、サイリスター及びカスコードスイッチなどのデバイスの形態を有し得る。また、約１０^４／ｃｍ^２未満の転位密度を有し、傾角粒界が実質的に存在せず、酸素不純物レベルが１０^１９ｃｍ^−３未満の窒化ガリウムからなる単結晶基板を形成し、該基板上に１以上の半導体層をホモエピタキシャルに形成する方法及び電子デバイス。 （もっと読む）

【課題】キャリア捕獲中心の少ないＳｉＣ半導体素子を提供する。
【解決手段】ｎ型またはｐ型のＳｉＣ基板１１と、ｎ型またはｐ型の少なくとも１つのＳｉＣエピタキシャル層１２、あるいはｎ型またはｐ型の少なくとも１つのイオン注入層１４と、を有し、ｐｎ接合界面付近および伝導度変調層（ベース層）内を除いた、ＳｉＣ基板表面付近、ＳｉＣ基板とＳｉＣエピタキシャル層との界面付近、およびＳｉＣエピタキシャル層の表面付近のうち少なくとも１つの領域１００に、炭素注入層、珪素注入層、水素注入層、またはヘリウム注入層を有し、かつ、炭素原子、珪素原子、水素原子、またはヘリウム原子をイオン注入することで導入した格子間炭素原子をアニーリングにより伝導度変調層内へ拡散させるとともに格子間炭素原子と点欠陥とを結合させることで、電気的に活性な点欠陥が低減された領域を伝導度変調層内に有するＳｉＣバイポーラ型半導体素子。 （もっと読む）

【課題】光により消弧可能な光スイッチング素子又はその光スイッチング素子を備える半導体装置を提供する。
【解決手段】本発明の半導体装置(100)は、窒化物半導体を含む素子構造を有する光スイッチング素子(10)と、前記光スイッチング素子に第１の波長の光を照射する第１の光源(20)と、を遮光部材(40)内に備え、前記光スイッチング素子(10)は、前記第１の波長の光を照射されることにより、該光を照射される前に比べて、立ち上がり電圧が上昇することを特徴とする。 （もっと読む）

【課題】精度良く形成されたフィンを有しつつ、十分な特性を有するＥＳＤ保護素子を形成することができる半導体装置を提供する。
【解決手段】実施形態にかかる半導体装置は、制御整流素子を有し、このシリコン制御整流素子は、半導体基板と、第１のウェル領域と、第２のウェル領域と、複数のフィン領域とを有する。第１のウェル領域は半導体基板の最外周に位置する。さらに、ウェルコンタクト領域よりも外周に位置し、第１の導電型の不純物拡散層領域を有し、且つ、電気的に浮遊状態にある最外周フィン領域を有する。 （もっと読む）

【課題】ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を提供する。
【解決手段】このダイオード素子１によれば、ｐ型のＳｉＣアノード層１２,ｐ型のＳｉＣドリフト層１３とｎ＋型ＳｉＣカソード層１４をｎ型ＳｉＣ基板２１上にエピタキシャル成長により形成してから、ｎ型ＳｉＣ基板２１を除去した。つまり、ｐ型基板に見立てるｐ＋型４Ｈ-ＳｉＣアノード層１２は、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノード層１２を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣダイオード素子を実現できる。 （もっと読む）

【課題】本発明は、高い周波数のスイッチング動作に対応でき、且つ、電力損失を低減できる逆阻止型サイリスタを提供することを目的とする。
【解決手段】Ｐ領域（１ａ、１ｂ）とＮ領域（２ａ、２ｂ）とＰ領域３とＮ領域４とが順に接合された逆阻止型サイリスタ１００は、Ｐ領域（１ａ、１ｂ）からＮ領域４に順方向電圧が印加された場合にＰ領域（１ａ、１ｂ）とＮ領域４の間を導通させる前の最大電圧値を示すブレークオーバ電圧が、Ｎ領域４からＰ領域（１ａ、１ｂ）に逆方向電圧が印加された場合にＮ領域４とＰ領域（１ａ、１ｂ）の間の導通を阻止する限界の電圧値を示すブレークダウン電圧より低くなるように電圧差を生じさせる電圧差生成領域３０を有する。 （もっと読む）

【課題】本発明は、保持電流特性に影響を与えずに、オン状態に移行するブレークオーバ電圧の低電圧化を実現する短絡型サイリスタを提供することを目的とする。
【解決手段】第１領域（Ｐ領域１）と第２領域（Ｎ領域２）と第３領域（Ｐ領域３）と第４領域（Ｎ領域４）とが順に接合され、第１領域（Ｐ領域１）と第２領域（Ｎ領域２）を短絡させる電極１１を有する短絡型サイリスタ１００は、第３領域（Ｐ領域３）に接して形成され、第３領域（Ｐ領域３）より不純物濃度が高い第５領域（Ｐ＋＋領域３１）と、第２領域（Ｎ領域２）及び第５領域（Ｐ＋＋領域３１）に接して形成され、第２領域（Ｎ領域２）より不純物濃度が高い第６領域（Ｎ＋＋領域４１）とを有し、第５領域（Ｐ＋＋領域３１）の不純物濃度と第６領域（Ｎ＋＋領域４１）の不純物濃度とによってブレークオーバ電圧値が設定される。 （もっと読む）

４層ｎｐｎｐ構造、カソード面１１およびアノード面１２があり、ゲート電極４を介してターンオフできるパワー半導体デバイス１。カソード電極２とアノード電極３との間に以下の順で複数の層が配置される。−外側縁によって囲まれ、中央領域がある第１導電型カソード層５、カソード層５はカソード電極２と直接の電気的コンタクトにある，−第２導電型ベース層６，−カソード層５よりも低いドーピング濃度を有する第１導電型ドリフト層７、アノード電極３と電気的コンタクトにある第２導電型アノード層８。ゲート電極４は、カソード面１１上にカソード電極２の横に配置され、ベース層６と電気的コンタクトにある。ベース層６は、カソード層５の中央領域に接触している、連続的な層としての、第１の深さに最大ドーピング濃度がある少なくとも１つの第１の層６１を具備する。第１の層６１よりも高いドーピング濃度を有し、第１の層６１とカソード層５との間に配置され、第１の層６１のほうを向いているカソード層５の外側縁をカバーする第２導電型抵抗減少層１０，１０’，１０’’、この中でカソード層５の外側縁とベース層６との間の接合での抵抗が低減される。 （もっと読む）

【課題】製造工程を簡略化して低コスト化を図る。
【解決手段】半導体複合装置は、シフトレジスタと、これにより時分割駆動される半導体薄膜からなる発光サイリスタアレイとにより構成されている。この製造方法は、例えば、シフトレジスタを構成する複数の回路構成素子２４３が形成されたシリコン基板２４１を用意する。シフトレジスタにより駆動される複数の発光サイリスタ２６１〜２６４が配列された結晶構造を持った半導体薄膜からなる発光サイリスタアレイを、パッシベーション膜２４２を介してシリコン基板２４１上に貼着する。フォトリソグラフィ法により、複数の回路構成素子２４３間を電気的に接続してシフトレジスタを形成すると共に、そのシフトレジスタ及び複数の発光サイリスタ２６１〜２６４間を電気的に接続するメタル配線２６５〜２６７を形成する。 （もっと読む）

【課題】消費電力を少なくするとともに、部品点数を少なくすることで低コスト化を図った点滅回路を提供することを目的とする。
【解決手段】発光サイリスタ２０の第１端子であるアノード端子は、抵抗１３を介して電源ＶＤＤに接続するとともにコンデンサ１５を介してグランドに接続し、第２端子であるカソード端子は抵抗１４を介してグランドに接続し、第３端子であるゲート端子は抵抗１１と抵抗１２の直列回路の接続中心に接続する。 （もっと読む）

【課題】製造コストを抑えつつ、ガードリングに接するＰＮ接合部の耐圧の向上を図る。
【解決手段】半導体基板１０の表面にＮ−型半導体層１１を形成し、その上層にＰ型半導体層１２を形成する。Ｐ型半導体層１２上には、絶縁膜１３を形成する。その後、絶縁膜１３からＮ−型半導体層１１の厚さ方向の途中に至る複数の溝、即ち第１の溝１７Ａ、第２の溝１７Ｂ、第３の溝１７Ｃを形成する。これらの複数の溝は、そのうち互いに隣接する２つの溝において、電子デバイスに近い側、即ちアノード電極１４に近い側の溝は、該溝よりも外側の他方の溝よりも浅く形成される。その後、第１の溝１７Ａ内、第２の溝１７Ｂ内、第３の溝１７Ｃ内に、絶縁材料１８が充填される。その後、半導体基板１０及びその上層に積層された各層からなる積層体をダイシングラインＤＬに沿ってダイシングする。 （もっと読む）

【課題】静電気印加時には、高速にトリガし、通常使用時には、ラッチアップが起きにくいサイリスタ型の保護回路を提供する。
【解決手段】第１の端子と第２の端子との間に、一端が第２の端子に接続された容量素子と、半導体基板上に設けられたサイリスタであって、上記第１の端子に接続されたアノードと、上記第２の端子に接続された第１カソードと、アノードと第１カソードとの間に配置され上記容量素子の他端に接続された第２カソードと、を備えたマルチカソードサイリスタと、を用いることにより、アノードと第２カソード間で開始したサイリスタ動作がアノードと第１カソード間のサイリスタ動作を誘起するようにした。 （もっと読む）

【課題】リーク電流の発生なくｐ型領域やｎ型領域を半導体基板上に結晶成長させてなるサイリスタ構成の素子を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１の表面側にｐ型領域、ｎ型領域、ｐ型領域、およびｎ型領域がこの順に接して設けられた素子を備え、少なくとも１つの領域が半導体基板１の表面に結晶成長させた結晶成長層からなる半導体装置の製造方法において、第１ｎ領域２５および第２ｐ領域２７を結晶成長層として形成する際には、半導体基板１上に第１絶縁膜１７と第２絶縁膜１９との積層膜を成膜する第１工程と、第２絶縁膜１９のエッチングに続けて第１絶縁膜１７をウェットエッチングすることによって半導体基板１に達する開口を形成する第２工程と、開口底部に露出する半導体基板１の表面に、第１ｎ領域２５および第２ｐ領域２７を選択的に結晶成長させる第３工程とを行う。 （もっと読む）

【課題】サイリスタの第２ｎ型領域ｎ２表面に金属シリサイド層を形成しても、第２ｎ型領域ｎ２と第２ｐ型領域ｐ２間でショートを起こさないようにすることを可能とする。
【解決手段】第１ｐ型領域ｐ１（第１領域）と、第１ｎ型領域ｎ１（第２領域）と、第２ｐ型領域ｐ２（第３領域）と、第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１が形成された半導体装置１であって、第２ｐ型領域ｐ２は、素子分離領域１３で分離された半導体基板１１に形成され、第２ｐ型領域ｐ２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の両側の側壁に形成されたサイドウォール２３、２４を有し、２ｎ型領域ｎ２は、その一方側が第２ｐ型領域ｐ２の他方側と素子分離領域１３（１３−１）との接合部上を被覆し、その他方側がサイドウォール２３の他方側に接合していることを特徴とする。 （もっと読む）

バイポーラ接合トランジスタが、第１の導電型を有するコレクタと、このコレクタ上の、第１の導電型を有するドリフト層と、このドリフト層上の、第１の導電型と反対の第２の導電型を有するベース層と、このベース層上の、低濃度でドープされ第１の導電型を有しベース層とｐ−ｎ接合部を形成するバッファ層と、このバッファ層上の第１の導電型を有し側壁を有するエミッタメサとを含む。バッファ層は、エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含み、エミッタメサの下のバッファ層の第１の厚さは、メサ段差外側のバッファ層の第２の厚さよりも厚い。
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【課題】エピタキシャル成長層上に形成したシリサイド層やエピタキシャル成長層と半導体基板とがショートを起こすのを防止することを可能にする。
【解決手段】半導体基板１１に形成された素子分離領域１４によって分離された該半導体基板１１の素子形成領域１２と、前記半導体基板１１上に形成された絶縁膜４１と、前記素子形成領域１２の選択エピタキシャル成長させる領域上を含むように前記絶縁膜４１に形成された開口部４２と、前記開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により形成された半導体層１５とを有することを特徴とする。 （もっと読む）

【課題】高いゲート・カソード間耐圧を有するサイリスタを提供する。
【解決手段】第１導電型の半導体基板の第１主面には、第１導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第２導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第２主面には、第２導電型の不純物領域部であるゲート領域と、前記第１主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第１主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第２主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタであり、ゲート・カソード間距離が充分に確保できる構造であるため、ゲート・カソード間耐圧を高く確保することができる。 （もっと読む）

【課題】メサ構造をもつ炭化珪素バイポーラ型半導体装置において、素子の表面付近に存在する欠陥核を起点とした積層欠陥の発生およびその面積拡大を抑制し、これにより順方向電圧の増加を抑制する。
【解決手段】第１導電型炭化珪素単結晶基板、第１導電型炭化珪素ドリフト層、第２導電型炭化珪素電荷注入層および該炭化珪素電荷注入層よりもドーピング密度が高い第２導電型の高ドーピング層が、この順序にて積層してなり、前記炭化珪素ドリフト層から前記高ドーピング層側の素子表面に至るメサ構造を有し、前記高ドーピング層の厚さが１５ｎｍ〜１．５μｍであり、かつ、前記高ドーピング層における最大ドーピング密度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3であることを特徴とする炭化珪素バイポーラ型半導体装置。 （もっと読む）

【課題】 ＣＭＯＳ集積回路（ＩＣ）のための静電放電（ＥＳＤ）保護デバイスとして用いるのに適した電流制御シリコン・オン・インシュレータ（ＳＯＩ）デバイスを提供すること。
【解決手段】 垂直型シリコン制御整流器（ＳＣＲ）、垂直型バイポーラ・トランジスタ、垂直型キャパシタ、抵抗器及び／又は垂直型ピンチ抵抗器のようなデバイスを有するシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップ、及びそれらのデバイスを作製する方法である。デバイスは、ＳＯＩ表面層及び絶縁体層を通って基板に達するシード孔内に形成される。例えばＮ−型埋め込み拡散部が、基板内のシード孔を通って形成される。ドープされたエピタキシャル層が、埋め込み拡散部上に形成され、このドープされたエピタキシャル層は、例えばＰ−型層及びＮ−型層などの多数のドープ層を含むことができる。ドープされたエピタキシャル層上に、例えばＰ−型のポリシリコンを形成することができる。コンタクト・ライナ内に、埋め込み拡散部へのコンタクトが形成される。 （もっと読む）

【課題】サイリスタ構成の半導体装置において、アノード側の第１ｐ型領域ｐ１とｎ型の第１ｎ型領域ｎ１との界面を、急峻な濃度プロファイルに形成することを可能とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタを有する半導体装置１の製造方法において、前記第１ｎ型領域ｎ１をｎ型の不純物をドーピングしながらエピタキシャル成長により形成する工程と、前記第１ｎ型領域ｎ１の表層を除去する表面処理を行う工程と、前記表面処理をした第１ｎ型領域ｎ１上に、前記第１ｐ型領域ｐ１をｐ型の不純物をドーピングしながらエピタキシャル成長により形成する工程とを備えたことを特徴とする。 （もっと読む）