【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグＰＧに接続された配線Ｍ１を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のマージンを、プラグＰＧに対する配線Ｍ１のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに３次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグＰＧに対する配線Ｍ１のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグＰＧに対する配線Ｍ１のマージンを修正するサブステップを有している。 （もっと読む）

【課題】配線倒れを防止することが可能な半導体装置の製造方法を提供する。
【解決手段】一の実施形態による半導体装置の製造方法では、半導体基板上に、第１の絶縁膜、第２の絶縁膜、および犠牲膜を順に形成し、前記犠牲膜と前記第２の絶縁膜から複数の芯材を形成する。さらに、前記方法では、各々の前記芯材の側面に、前記芯材に接する第１側面と、前記第１側面の反対側に位置する第２側面とを有する第１配線と、前記芯材に接する第３側面と、前記第３側面の反対側に位置する第４側面とを有する第２配線を形成する。さらに、前記方法では、前記第１および第２配線の形成後に、前記第２の絶縁膜が残存するように前記犠牲膜を除去する。 （もっと読む）

【課題】電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供する。
【解決手段】ゲート絶縁膜５およびゲート電極６ｎ，６ｐの側面にサイドウォール９を形成した後、サイドウォール９の両側の半導体基板１に不純物をイオン注入して不純物領域を形成する。続いて、半導体基板１の主面上に第１絶縁膜１４、第２絶縁膜１５、および第３絶縁膜１６を順次形成した後、イオン注入された上記不純物を活性化する熱処理を行う。ここで、第１絶縁膜１４は、第２絶縁膜１５よりも被覆性のよい膜であり、かつ、第２絶縁膜１５とエッチング選択比が異なる膜である。第２絶縁膜１５は、第１絶縁膜１４よりも水素の拡散を阻止する機能が高い膜である。第３絶縁膜１６は、第１絶縁膜１４および第２絶縁膜１５よりも内部応力の変化が大きい膜である。 （もっと読む）

【課題】微細化されたトランジスタのオン特性を向上させる。微細化されたトランジスタを歩留まりよく作製する。
【解決手段】一対の低抵抗領域及び該低抵抗領域に挟まれるチャネル形成領域を含む酸化物半導体層と、ゲート絶縁層を介してチャネル形成領域と重畳する第１のゲート電極層と、第１のゲート電極層のチャネル長方向の側面及びゲート絶縁層の上面と接し、一対の低抵抗領域と重畳する一対の第２のゲート電極層と、第２のゲート電極層上の、側端部を第２のゲート電極層の側端部と重畳する一対の側壁絶縁層と、を有する半導体装置を提供する。 （もっと読む）

【課題】個別の工程で形成されることで分離して配置された電極どうしを断線することなく接続できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、半導体基板の主面に第２の絶縁膜を介して形成された第２の電極との間に補償膜を埋設する。第１の電極及び第２の電極上には、第１の電極の上面及び第２の電極の上面と接触する、第１の電極の上面から補償膜の上面を経由して第２の電極の上面まで到達する配線を形成する。 （もっと読む）

【課題】貫通ビアを用いた実装における端子間のショートや実装精度の低下を防止する。
【解決手段】半導体チップ８８の貫通ビア８６の上に、他の半導体チップ１０１を実装する。半導体チップ１０１のバンプ１０３は、４つの貫通ビア８６で囲まれた領域に導かれて接合される。各貫通ビア８６は、バンプ１０３に面する側面及び上面の保護膜３１がエッチングによって除去されており、バンプ１０３のハンダ材料への濡れ性が保護膜３１で覆われた領域よりも良好になっている。このために、ハンダ材料のはみ出しによる他の電極との間のショートが防止される。さらに、１つのバンプ１０３に複数の貫通ビア８６からなる接続端子を配置するので、バンプ１０３に確実に接合できる。 （もっと読む）

【課題】微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供する。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成する。
【解決手段】酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を、酸化物半導体層上のゲート絶縁層及び絶縁層の開口を埋め込むように設ける。ソース電極層を設けるための開口とドレイン電極層を設けるための開口は、それぞれ異なるマスクを用いた個別のエッチング処理によって形成される。これにより、ソース電極層（またはドレイン電極層）と酸化物半導体層が接する領域と、ゲート電極層との距離を十分に縮小することができる。また、酸化物半導体層の下に第１の電極層および第２の電極層を設けてコンタクト抵抗の低減を図る。 （もっと読む）

【課題】酸化物半導体を含み、高速動作が可能なトランジスタを提供する。または、該トランジスタを含む信頼性の高い半導体装置を提供する。
【解決手段】下地絶縁層の溝に埋め込まれた電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設ける。チャネル形成領域は、サイドウォールを側壁に有するゲート電極層と重なる位置に形成される。溝は、深い領域と浅い領域を有し、サイドウォールは、浅い領域と重なり、配線との接続は、深い領域と重なる。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１と、ゲート絶縁膜と、ゲート電極１０３とを有する薄膜トランジスタと、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第１のコンタクトホール１４２と、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホール１４２に含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホールの底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関する。 （もっと読む）

【課題】微細化が可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、上面に、一方向に延び上方に突出した複数本のアクティブエリアが形成された半導体基板と、前記アクティブエリア間のトレンチの下部に埋め込まれた素子分離絶縁体と、第１の絶縁材料からなり、前記素子分離絶縁体の直上域に配置され、下部が前記トレンチ内に配置され、上部が前記アクティブエリアの上端よりも上方に突出した絶縁ブロックと、前記第１の絶縁材料とは異なる第２の絶縁材料からなり、前記半導体基板及び前記絶縁ブロックの上方に設けられた層間絶縁膜と、前記層間絶縁膜内に形成され、下端が前記アクティブエリアの上面に接続されたコンタクトと、を備える。前記コンタクトにおける前記絶縁ブロックの直上域に位置する部分の下面は、前記コンタクトにおける前記アクティブエリアの直上域に位置する部分の下面よりも上方に位置している。 （もっと読む）

【課題】メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、隣接するメモリセル積層構造間、及び、メモリセル積層構造−選択ゲート積層構造間のショートを防ぐことができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置であって、前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている。 （もっと読む）

【課題】隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、シリコンを含む基板１１と、基板１１の上に設けられた複数のメモリセルと、複数のメモリセルの上方に設けられた配線７と、配線７の上に設けられたリーク抑制層８と、前記リーク抑制層８の上方に設けられた層間絶縁膜１０と、を備えている。そして、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成され、リーク抑制層８の幅寸法は、配線７の幅寸法よりも短いこと、および、隣接するリーク抑制層８の間の寸法は、隣接する配線７の間の寸法よりも長いこと、の少なくともいずれかである。 （もっと読む）

【課題】ワード線抵抗を低減し、かつ、周辺回路のトランジスタの特性変化を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、複数のメモリセルと、周辺回路とを備える。メモリセルは、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む。周辺回路は、互いに電気的に接続されたフローティングゲートおよびコントロールゲートと、少なくともフローティングゲートとコントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含むトランジスタを含む。複数のメモリセルは、コントロールゲート内に絶縁薄膜を含まない。メモリセルおよび周辺回路において、コントロールゲートの少なくとも上部はシリサイド化されている。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】局所配線を有する半導体装置に関し、位置ずれに起因する電気特性や歩留まりの低下を抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、隣接して配された第１の配線及び第２の配線を形成し、第１の配線の側壁に第１の側壁絶縁膜を、第２の配線の側壁に第２の側壁絶縁膜を形成し、第１及び第２の配線、第１及び第２の側壁絶縁膜が形成された半導体基板上に導電膜を形成し、第１及び第２の配線上の導電膜を選択的に除去し、第１の配線と第２の配線との間の領域に、導電膜により形成され、第１及び第２の側壁絶縁膜によって第１及び第２の配線から隔てられた第３の配線を形成する。 （もっと読む）

【課題】本発明は、製造コストを低減し、さらにゲート電極およびゲートコンタクトの抵抗を低減した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明にかかる半導体装置は、ゲート電極７の少なくとも上層は、第２金属シリサイド膜としてのＷＳｉｘ膜７２からなり、第１金属シリサイド膜としてのＮｉＳｉ₂膜１８に含まれる第１金属（Ｎｉ）とシリコンとの結合エネルギーが、ＷＳｉｘ膜７２に含まれる第２金属（Ｗ）とのシリコンとの結合エネルギーよりも小さく、ＷＳｉｘ膜７２の組成ＭＳｉｘ（Ｍは第２金属を示す）において、ｘが１．５以上２．０未満であることを特徴とする。 （もっと読む）

【課題】層間絶縁膜のエッチングの際に半導体層がエッチングされることによるコンタク
ト抵抗の増大を防ぎ、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置及
びその作製方法を提供する。
【解決手段】ソース領域又はドレイン領域とソース配線又はドレイン配線との間に導電層
を設ける。また、該導電層は、制御ゲート電極を形成する導電層と同じ導電層からなる。
また、該導電層を覆うように絶縁膜が設けられており、該絶縁膜は該導電層の一部が露出
するコンタクトホールを有する。また、該ソース配線又はドレイン配線は、該コンタクト
ホールを埋めるように形成されている。 （もっと読む）

【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置１０に形成されたヒューズ素子１１は、概略的に、拡散領域２２と、拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。半導体装置１０の半導体基板２１には、拡散領域２２が形成されている。半導体基板２１には素子分離領域２３が形成されている。拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４上には、導電体２５が形成されている。導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。 （もっと読む）

【課題】メモリセルトランジスタのゲート電極間の空隙の形状を最適化し、高性能、高信頼性を実現する不揮発性半導体記憶装置の製造方法。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成する。メモリセルゲート電極の側壁部に保護膜を形成し、その一部を第１のコントロールゲート電極の側壁部の一部が露出するよう除去する。金属膜を形成し、熱処理により、金属膜と第１のコントロールゲート電極を反応させ第１の金属半導体化合物層を形成する。メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、第１のコントロールゲート電極の上面よりも半導体基板から離れた位置に空隙の上端が位置する層間絶縁膜を形成する。 （もっと読む）