【課題】層間絶縁膜にコンタクトホール有する回路基板を安価に提供する。
【解決手段】多層配線からなる回路基板であって、層間絶縁膜を介し下部電極と上部電極とが接続されるコンタクトホールがマトリックス状に二次元的に配列されている回路基板の形成方法において、二次元的に配列されている所定の形状のペースト吐出領域を有するスクリーン版であって、スクリーン版において近接する３つ以上のペースト吐出領域から吐出した絶縁ペースト同士がダレにより二次元的に接合することによりコンタクトホールが形成されるように印刷を行う印刷工程と、印刷された絶縁ペーストを硬化させる硬化工程とを含むことを特徴とする回路基板の形成方法を提供することにより上記課題を解決する。 （もっと読む）

【課題】水分の吸着等が確実に抑制される半導体装置の製造方法を適用する。
【解決手段】半導体基板の主表面上にＬｏｗ−ｋ膜が形成される。Ｌｏｗ−ｋ膜中に銅の配線が形成される。配線を覆うようにＬｏｗ−ｋ膜上に、ＳｉＣＮ膜が形成される。次に、その状態で、半導体基板にアニールが施される。ＳｉＣＮ膜を覆うように、ＳｉＣＯ膜が形成される。ＳｉＣＮ膜を形成する工程、アニールを施す工程およびＳｉＣＯ膜を形成する工程は連続して行なわれる。 （もっと読む）

【課題】絶縁膜中にコンタクトホールを形成せずに、絶縁膜の表面と裏面の間に導電領域を形成することを課題とする。
【解決手段】基板上の半導体素子と、半導体素子上の絶縁膜と、絶縁膜中に、欠陥の多い領域と欠陥の少ない領域とを有し、欠陥の多い領域は、金属元素が拡散され、絶縁膜の表面の一部と裏面の一部をつなぐ導電領域である半導体装置、及び、基板上に半導体素子を形成し、半導体素子上に絶縁膜を形成し、絶縁膜上に、半導体素子と電気的に接続された第１の導電膜を形成し、絶縁膜中にイオンを添加して、あるいはレーザビームを照射して、欠陥の多い領域を形成し、欠陥の多い領域上に、金属元素を含む導電材料を形成し、欠陥の多い領域に、金属元素を拡散させ、絶縁膜中に、第１の導電膜と、金属元素を含む導電材料とを電気的に接続する導電領域を形成する半導体装置の作製方法に関する。 （もっと読む）

自己組織化ブロック共重合体を使用して、ラインアレイにおいて、サブリソグラフィーでナノスケールの微細構造を作製するための方法、ならびに、これらの方法から形成される膜およびデバイスが提供される。
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【課題】埋め込み金属配線の形成時に、イン-サイチュウ(in-situ)で平坦化を行うことができ、層間絶縁膜形成の回数を減らし、製造工程にかかる時間及び費用を減らすことができる半導体素子の製造方法を提供する。
【解決手段】半導体基板１００上の第１の層間絶縁膜１０２にコンタクトプラグ１０４を形成する。第１の層間絶縁膜及びコンタクトプラグの上部にエッチング停止膜１０６ａ及びハードマスクパターンを形成する。ハードマスクパターンに沿ってエッチング停止膜をパターニングし、露出された第１の層間絶縁膜及びコンタクトプラグをエッチングしてコンタクトプラグの上部の第１の層間絶縁膜にトレンチを形成する。金属膜を形成後、エッチング停止膜までシリカ研磨剤とセリア研磨剤を混合したスラリーを用いて平坦化を行い、金属配線１１４ａを形成する。エッチング停止膜を除去し、第２の層間絶縁膜１１６を形成する。 （もっと読む）

【課題】いかなる数の素子層をも積層することができる素子構造体を提供する。
【解決手段】素子構造体の製作方法であって、基板３を覆って形成された第１素子群を覆う絶縁層３ｂを形成する工程と、絶縁層に一つ以上のビアを形成する工程と、絶縁層を覆って第２素子群６を形成する工程とを含み、第２素子群は、それぞれ電気コンタクト６ａを含み、コンタクト６aに接触できる側が基板３に対向するように絶縁層３ｂを覆って形成され、さらに、第１素子群と第２素子群６との間にビアを通して一つ以上の電気コンタクトを形成する工程を含み、第２素子群及び少なくとも一つのビアは、ビアの一つ以上が、少なくとも部分的に、それぞれが異なる素子層に属する二つの素子の占有面内に位置するように位置付けられている。 （もっと読む）

【課題】エッチング時におけるホール径が小さく、アスペクト比が高い場合においても、テーパ角を良好にコントロール可能なコンタクトホールの形成方法、パターン形成方法、及び電気光学装置の製造方法を提供する。
【解決手段】基材１上に形成された膜２上に金属膜３を形成する。そして、金属膜３上にレジストマスク４を形成する。このレジストマスク４を用い、金属膜３をドライエッチングするとともに、ドライエッチングによるレジストマスク４の後退量を制御して、開口側面５ａが膜に対して第１の傾斜角度を有する金属マスク５を形成する。第１の傾斜角度を有する金属マスク５を用いて膜をドライエッチングすることで、基材１の表面に形成された導電部６を露出させるとともに、開口側面５ａが導電部６に対して第１の傾斜角度に応じた第２の傾斜角度を有する孔を形成する。そして、金属マスク５を除去するコンタクトホールの形成方法である。 （もっと読む）

【課題】製造の歩留りを低下させることなく、容易且つ確実に素子特性値が可及的に所望値に近い値に調節されてなる半導体素子を備えた信頼性の高い半導体装置を実現する。
【解決手段】半導体基板の上方に、素子特性の設定値がそれぞれ異なる（FF,Typ,SS）半導体素子を形成し、これらのうちでTypの半導体素子を対象素子として、対象素子の素子特性の実測値を測定し、これらのうちで特定の半導体素子のみについて配線を形成する。ここで、特定の半導体素子は、設定値が、対象素子の実測値と設定値との差異を、各半導体素子（FF,Typ,SS）のうちで最も補償する値とされたものとする。 （もっと読む）

【課題】配線コンタクトの配置領域を削減し、チップ面積を縮小する。
【解決手段】半導体基板と、前記半導体基板上に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイからなるセルアレイ層を複数積層したメモリブロックと、前記各セルアレイの前記第１の配線と前記半導体基板とをそれぞれ接続する、前記セルアレイ層の積層方向に延びる複数の配線コンタクトとを備え、所定の前記セルアレイ層は、これよりも前記半導体基板に近い下層の前記セルアレイ層よりも、前記第１の配線の分割数及び接続される配線コンタクト数が少ない。 （もっと読む）

基板貫通バイア（７５）を作製する方法であって、バイアは基板（５）の裏面からＳＴＩ（１４）またはＰＭＤ（１３）までエッチングされる。金属１コンタクトパッド（５５）と基板貫通バイア（７５）との間の追加のコンタクト（５０）は、基板貫通バイア（７５）と半導体チップ（１１）のバックエンドオブライン（３）との間のコンタクトを実現するために作製される。
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一又は複数のナノ構造の作成方法が開示されており、当該方法は：基板の上部表面上に導電層を形成すること；導電層上に触媒のパターン層を形成すること；触媒層上に一又は複数のナノ構造を成長させること；及び一又は複数のナノ構造の間及び周囲の導電層を選択的に除去することを含んでなる。デバイスもまた開示されており、該デバイスは、基板、ここで基板は一又は複数の絶縁領域によって隔てられた一又は複数の露出金属島を含んでなる；一又は複数の露出金属島又は絶縁領域の少なくともいくつかを覆う基板上に配された導電性補助層；導電性補助層上に配された触媒層；及び触媒層上に配された一又は複数のナノ構造を含んでなる。 （もっと読む）

【課題】良好に接続できるようにする。
【解決手段】層間絶縁膜２２，２９に形成された１つのコンタクトホール５１、５３につき複数のボトムゲートライン４１の配線端子がそのコンタクトホール５１，５３内にあり、１つのボトムゲートライン４１につき１つの中継パッド５２，５４が被覆し、１つのコンタクトホール５６につき１つの中継パッド５４がそのコンタクトホール５６内にあり、１つの中継パッド５４につき１つの表面パッド５６がコンタクトホール５６内で接している。 （もっと読む）

【課題】チップ欠け等を防止し、製造工程数をそれほど増加させずに低コストで、製造効率及び信頼性の高い貫通配線付き半導体チップを得る。
【解決手段】貫通配線付き半導体チップの製造方法では、先ず、ウェハである基板２０の表面側に素子配線層２１を形成し、開口部を有する保護層２２によって素子配線層２１上を被覆する。前記開口部上にバンプ２３を形成し、基板表面側のダイシングライン上を所定の深さでダイシングして溝２４を形成する。基板表面側に支持基板２５を貼着し、基板裏面側を所定の厚さだけ研削し、エッチングにより、素子配線層２１の所定の位置に繋がる貫通孔２６を形成した後、基板裏面側から貫通孔２６内に貫通配線２８を形成する。基板裏面側にダイシングテープ２９を貼着した後に支持基板２５を剥離する。その後、溝２４の箇所を分離し、基板２０を半導体チップに個片化する。 （もっと読む）

【課題】熱膨張係数の差によるソルダーバンプの破損を低減して信頼性を向上すると共に、製造工程を単純化して製造コストの削減及び生産性の向上を図れる半導体装置を提供すること。
【解決手段】電極パッド１２０を有するウエハ１１０と、ウエハ１１０の上面に設けられ、電極パッド１２０を露出する露出ホール１３１を有する絶縁層１３０と、絶縁層１３０の露出ホール１３１及び絶縁層１３０の上面に設けられ、一端が電極パッド１２０と接続する再分配層１４０と、再分配層１４０の他端に設けられる伝導性ポスト（ｃｏｎｄｕｃｔｉｖｅ ｐｏｓｔ）１５０と、伝導性ポスト１５０の上端部が露出するように、再分配層１４０及び絶縁層１３０の上面に設けられるカプセル化層１６０と、伝導性ポスト１５０の露出された上端部に設けられるソルダーバンプ１７０と、を含んで半導体装置を構成する。 （もっと読む）

集積回路システム（１０００）を形成するための方法は、集積回路デバイス（１０４）を提供するステップと、前記集積回路デバイス（１０４）の上に一体化コンタクト（１０２）を形成するステップと、を有し、該一体化コンタクト（１０２）を形成するステップは、前記集積回路デバイス（１０４）の上にビア（１１２）を提供するステップと、前記ビア（１１２）内に選択的金属（１１４）を形成するステップと、前記選択的金属（１１４）の上に少なくとも１のナノチューブ（１１６）を形成するステップと、前記ナノチューブ（１１６）の上にキャップ（１１８）を形成するステップと、を有する。
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【課題】インダクタのＱ値を向上させ、かつ、半導体装置の小型化の要求に応えることができる半導体装置を提供すること。
【解決手段】半導体装置１は、インダクタ１４１を含む配線を有し、絶縁層２１に形成された配線溝に前記インダクタ１４１を含む配線が埋設された銅配線層１４と、インダクタを含まず、他の絶縁層１５，１７，１９に形成された配線溝に埋設された銅配線層１１〜１３とが積層されている。
インダクタ１４１の平均グレインサイズが、インダクタを含まない銅配線層１１〜１３の配線の平均グレインサイズよりも大きい。 （もっと読む）

【課題】低抵抗及び高信頼性の金属配線構造を提供する。
【解決手段】配線構造は、下層配線（２）上に形成された層間絶縁膜（４）と、層間絶縁膜（４）に形成され、下層配線（２）を露出する接続口（５）と、接続口（５）の底部に形成された複数のカーボンナノチューブ（８）と、複数のカーボンナノチューブ（８）間を充填するように、接続口（５）の内部に埋設された配線金属（１０、１１）と、接続口（５）の上部に形成された上層配線（１５）とを備える。複数のカーボンナノチューブ（８）と上層配線（１５）との間には、Ti層９が形成されている。 （もっと読む）

【課題】所望のエッチングレートでシリコンリッチ膜をエッチングすることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、トンネル絶縁膜１４、電荷蓄積層１６、トップ絶縁膜１８からなるＯＮＯ膜２０が形成されている半導体装置の製造方法は、ワードライン２２上に、層間絶縁膜２４、紫外線吸収膜２６、反射防止膜２８、キャップ層３０を形成する工程と、シリコンリッチ膜である紫外線吸収膜２６の紫外線に対する消衰係数を測定する工程と、消衰係数に対応した酸素ガス流量を用いたエッチング条件により、シリコンリッチ膜である紫外線吸収膜２６をエッチングする工程と、を有する。 （もっと読む）

【課題】縦型絶縁ゲート型電界効果トランジスタのソースコンタクト抵抗を低減する。
【解決手段】半導体装置４０では、半導体基板１の上部に、第１のソース層２ａが設けられ、第１のソース層２ａ内に第１のソース層２ａより深く、凹部３を有する第２のソース層２ｂが設けられる。凹部３上には、積層された第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂを貫通するようにゲート開口部が設けられる。側面にゲート絶縁膜６が設けられたゲート開口部には、第３のソース層２ｃ、チャネル部７、及びドレイン層８が積層埋設される。第３のソース層２ｃは、下部が第２のソース層２ｂと接するように、凹部３上及びゲート開口部に埋設される。第１の層間絶縁膜４ａと凹部３の間に突起状のゲート絶縁膜凸部６ａが設けられる。 （もっと読む）

【課題】非接触の検査に関して、検査時に必要なインダクタと、ボンディング時に必要なボンディングパッドの両方が、各端子に必要であり、従来のボンディングパッドだけで十分であった場合と比較して、チップ面積の増大を招いてしまう。
【解決手段】半導体装置１００は、半導体基板２と、半導体基板２上に設けられたインダクタ４と、インダクタ４上に、インタクタ４と接触するように設けられた金属ボール８と、金属ボール８に電気的に接続されたボンディングワイヤ１０を含み、インダクタ４と、金属ボール８とを介して、外部との信号のやりとりを行なう。インダクタ４が、ボンディングパッドの機能を兼ねているので、インダクタとボンディングパッドを対にして配置する必要がない。 （もっと読む）